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J-GLOBAL ID：200903025116894767

不揮発性半導体記憶装置の製造方法

Inventor： 森 誠一 ,  磯辺 和亜樹 ,  山田 誠司 ,  渡部 浩
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1999121688
Publication number (International publication number)：2000315738
Application date： Apr. 28, 1999
Publication date： Nov. 14, 2000
Summary：

【要約】【課題】本発明は、浮遊ゲートを第1の多結晶シリコン膜とその上に形成される第2の多結晶シリコン膜とで構成する際に、第1の多結晶シリコン膜の酸化工程が加わったとしても、ゲート加工時に、第1の多結晶シリコン膜のエッチング残りの発生を防止し、浮遊ゲートのメモリセル間での短絡を防止する。【解決手段】基板11上にトンネル酸化膜12を形成し、その上に第1の多結晶シリコン膜13を形成し、第1の多結晶シリコン膜13、トンネル酸化膜12及び基板11を選択的に順次除去して素子分離用の溝15を形成し、酸化を行って素子領域16の角部及び第1の多結晶シリコン膜13の側面を丸め、溝15内にプラズマ酸化膜18を埋め込み、等方性エッチングにより全面を処理し、異方性エッチングにより全面を処理し、第1の多結晶シリコン膜13に接続する第2の多結晶シリコン膜19を形成することを特徴する。

Claim (excerpt)：

シリコン半導体基板上にトンネル絶縁膜を形成する工程と、上記トンネル絶縁膜上に第1の多結晶シリコン膜を形成する工程と、上記第1の多結晶シリコン膜、トンネル絶縁膜及びシリコン半導体基板を選択的に順次除去してシリコン半導体基板に素子分離用の溝を形成し、シリコン半導体基板に複数の素子領域を形成する工程と、酸化を行って上記素子領域の角部及び上記第1の多結晶シリコン膜の側面を丸める工程と、上記素子分離用の溝内に絶縁膜を埋め込む工程と、等方性エッチングにより全面を処理する工程と、異方性エッチングにより全面を処理する工程と、上記第1の多結晶シリコン膜に接続する第2の多結晶シリコン膜を形成する工程とを具備したことを特徴とする不揮発性半導体記憶装置の製造方法。

IPC (4)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2)：

H01L 29/78 371 ,  H01L 27/10 434

F-Term (24)：

5F001AA25 ,  5F001AB08 ,  5F001AB09 ,  5F001AD60 ,  5F001AF25 ,  5F001AG02 ,  5F001AG07 ,  5F001AG10 ,  5F001AG21 ,  5F001AG29 ,  5F001AG40 ,  5F083EP04 ,  5F083EP23 ,  5F083EP27 ,  5F083GA19 ,  5F083GA22 ,  5F083GA27 ,  5F083GA30 ,  5F083NA01 ,  5F083PR03 ,  5F083PR05 ,  5F083PR12 ,  5F083ZA05 ,  5F083ZA07