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J-GLOBAL ID：200903025155176316

EMI抑制多層プリント基板

Inventor： 吉田 史郎 ,  遠矢 弘和 ,  内海 和明 ,  岡田 芳嗣 ,  齋藤 光雄 ,  金子 俊之
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 若林 忠
Gazette classification：公開公報
Application number (International application number)：1997069883
Publication number (International publication number)：1998270862
Application date： Mar. 24, 1997
Publication date： Oct. 09, 1998
Summary：

【要約】【課題】ICやLSIなどの複数の回路素子を搭載する多層プリント基板であって、省スペースかつ電磁ノイズ発生を大幅に低減し得るものを提供する。【解決手段】搭載される回路素子をその動作速度に応じて、例えば、高速IC/LSI3H、中速IC/LSI3M、低速IC/LSI3Lに分類する。多層プリント基板の電源層を、高速、中速及び低速IC/LSI3H,3M,3Lの別に応じて、高速用、中速用及び低速用の電源パターン1H,1M,1Lに分け、各電源パターン1H,1M,1Lの間は、相互に高周波的に分離するような電源配線パターン2によって接続する。各IC/LSI3H,3M,3Lにはデカップリングコンデンサ4を接続し、さらに、電源層をはさむ上下両側の絶縁層は、電源配線パターン2の高周波インピーダンスZを高めるために、磁性体を混合した絶縁材で構成する。

Claim (excerpt)：

複数の回路素子を搭載し、グランド層と信号層と前記回路素子に電源電圧を供給するための電源層とがそれぞれ絶縁材を介して積層された多層プリント基板において、前記各回路素子は、その動作速度に応じて複数のグループに分類され、前記グループごとに前記多層プリント基板における搭載領域が決定され、前記電源層では、前記グループごとに電源パターンが形成され、異なる前記グループに対応する前記電源パターン間が、当該電源パターン間を高周波的に分離する電源配線パターンによって接続していることを特徴とする多層プリント基板。

FI (2)：

H05K 3/46 Z ,  H05K 3/46 Q