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J-GLOBAL ID：200903025272923149

半導体リレー回路

Inventor： 宮島 久和 ,  飯高 幸男 ,  山口 周一郎 ,  杉浦 義幸
Applicant, Patent owner： 松下電工株式会社
Agent (1)： 倉田 政彦
Gazette classification：公開公報
Application number (International application number)：1992184222
Publication number (International publication number)：1994029814
Application date： Jul. 10, 1992
Publication date： Feb. 04, 1994
Summary：

【要約】【目的】入出力間のアイソレーションに光結合方式を用いた光結合型の半導体リレー回路において、大容量で高速なスイッチングを可能とする。【構成】発光ダイオード2に入力信号が印加されてフォトダイオードアレイ3が光起電力を発生したときに、サイリスタ6のP極ゲートとカソード間を介して出力用MOSFET5のゲート・ソース間容量を充電すると共に、このサイリスタ6のアノードとカソードを介して出力用MOSFET5のドレイン電位により前記MOSFET5のゲート・ソース間容量の充電を加速するように構成した。【効果】電流容量が大きい半導体リレーにおいても高速スイッチングを実現でき、従来例と比べても素子数が同一であるため、ほぼ同一のチップ面積で実現でき、素子の種類も増えていないため、製造プロセス的にも容易に実現できる。

Claim (excerpt)：

入力信号に応答して光信号を発生する発光ダイオードと、発光ダイオードの光信号を受光するように配置されたフォトダイオードアレイと、フォトダイオードアレイの光起電力をゲート・ソース間に印加されてドレイン・ソース間の導通状態と非導通状態が切替わる出力用MOSFETと、出力用MOSFETのゲートにアノードが接続され、出力用MOSFETのソースにカソードが接続され、フォトダイオードアレイのアノードにN極ゲートが接続された第1のサイリスタと、出力用MOSFETのドレインにアノードが接続され、出力用MOSFETのゲートにカソードが接続され、フォトダイオードアレイのアノードにP極ゲートが接続された第2のサイリスタとから成ることを特徴とする半導体リレー回路。