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J-GLOBAL ID：200903025608060276

プログラマブル半導体デバイスおよびデータを転送する方法

Inventor： オム・ピィ・アグラワル ,  ジンヒュイ・ジュ ,  クアン・ケイ・チ ,  チェンクアン・チョン
Applicant, Patent owner： ラティス セミコンダクタ コーポレイション
Agent (1)： 深見 久郎 (外5名)
Gazette classification：公開公報
Application number (International application number)：2002358480
Publication number (International publication number)：2003224469
Application date： Dec. 10, 2002
Publication date： Aug. 08, 2003
Summary：

【要約】【課題】 改良されたプログラマブル配線デバイスを提供する。【解決手段】 ブロックに配置される複数のI/O回路を含むプログラマブル半導体デバイスは、各ブロックごとにルーティング構造を含む。各ルーティング構造は、ブロックのI/O回路と残余のブロック内のI/O回路との間でプログラム可能に信号をルーティングする。各I/O回路は、各ブロックがピンのセットを有するように、ピンと関連する。SERDESおよびFIFOバッファは各ブロックと関連する。各ブロックのSERDESは、ブロックのI/O回路とブロックのピンのセットとの間を結合する。各FIFOバッファは、SERDESとブロックのI/O回路との間を結合する。

Claim (excerpt)：

プログラマブル半導体デバイスであって、Nを整数とするとき、複数のN個の入力/出力(I/O)ブロックに配置された複数のI/Oセルを含み、各I/Oブロックは少なくとも2つのI/Oセルを含み、各I/Oセルは、各I/Oブロックがそれ自身のピンのセットを有するようにプログラマブル半導体デバイスのピンと関連付けられ、さらに複数のN個のI/Oブロックに対応する複数のN個のルーティング構造を含み、各ルーティング構造は、複数のI/Oセルから信号を受けかつその信号をルーティング構造のI/Oブロック内の各I/Oセルにプログラム可能にルーティングするように構成され、各I/Oブロックは、そのI/OブロックとI/OブロックのI/Oピンのセットとの間に結合されたシリアライザ/デシリアライザ(SERDES)およびSERDESとそのI/Oブロックとの間に結合された先入れ先出し(FIFO)バッファと関連し、SERDESは、I/Oブロックのピンのセット内の第1のピンのサブセットから結合されるデータ信号のシリアルストリームから埋込クロック信号を復元しかつ、その復元されたクロック信号を用いてシリアルデータストリームをパラレルデータコードワードに変換するように動作可能であり、FIFOバッファは、SERDESからコードワードを受けかつ、コードワードからそのI/Oブロック内のI/Oセルにビットをルーティングするように動作可能である、プログラマブル半導体デバイス。

IPC (2)：

H03K 19/177 ,  H01L 21/82

FI (2)：

H03K 19/177 ,  H01L 21/82 A

F-Term (12)：

5F064AA08 ,  5F064BB12 ,  5F064BB18 ,  5F064DD32 ,  5F064FF41 ,  5J042BA09 ,  5J042BA10 ,  5J042CA00 ,  5J042CA13 ,  5J042CA16 ,  5J042CA23 ,  5J042DA03

Patent cited by the Patent：

Cited by applicant (2)

• 米国特許第6,034,541号
  
• 米国特許第5,237,218号