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J-GLOBAL ID：200903025656483227

半導体装置の製造方法

Inventor： 清水 俊行
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1994203371
Publication number (International publication number)：1996070039
Application date： Aug. 29, 1994
Publication date： Mar. 12, 1996
Summary：

【要約】 (修正有)【目的】工程数を削減し、安定した広いプロセスマージンを有するトレンチ素子分離の形成方法を提供する。【構成】半導体基板の主表面に選択的に積層薄膜を形成する工程と、積層薄膜の形成されていない半導体基板の主表面に凹部を形成する工程と、積層薄膜および凹部を被覆する埋込み絶縁膜を形成する工程と、凹部の埋込み絶縁膜上にレジストパターンを選択的に形成する工程と、積層薄膜上の埋込み絶縁膜をドライエッチングする工程と、積層薄膜を化学的機械研磨の保護膜とし前記凹部の埋込み絶縁膜を化学的機械研磨する工程とを含む半導体装置の製造方法。

Claim (excerpt)：

半導体基板の主表面に選択的に積層薄膜を形成する工程と、前記積層薄膜の形成されていない前記半導体基板の主表面に凹部を形成する工程と、前記積層薄膜および凹部を被覆する埋込み絶縁膜を形成する工程と、前記凹部の前記埋込み絶縁膜上にレジストパターンを選択的に形成する工程と、前記積層薄膜上の埋込み絶縁膜をドライエッチングする工程と、前記積層薄膜を化学的機械研磨の保護膜とし前記凹部の埋込み絶縁膜を化学的機械研磨する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/76 ,  H01L 21/306

FI (2)：

H01L 21/76 L ,  H01L 21/306 Q

Patent cited by the Patent：

Cited by examiner (4)

• 特開平3-148155
  
• 特開昭60-124839
  
• 特開平4-250650
  
• 特開平3-058484