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J-GLOBAL ID：200903025692042474
PLL回路
Inventor：
Applicant, Patent owner：
Agent (1)：
小鍜治 明 (外2名)
Gazette classification：公開公報
Application number (International application number)：1994273663
Publication number (International publication number)：1996139964
Application date： Nov. 08, 1994
Publication date： May. 31, 1996
Summary：
【要約】【目的】 ジッタとトップカールという相反する性能を両者同時に満足するPLL回路を提供する。【構成】 VCO1と分周回路2とチャージポンプ内蔵のPFD3とLPF4とを設け、さらにLPF4内にあるコンデンサに対しPFD3とは独立に抵抗によるディスチャージ回路5を設けたことによりVCO1の電圧制御信号のDCレベルを下げ、トップカール対策のためにLPF4のゲインを大きくしてもジッタ性能を満足できるようにしたPLL回路。
Claim (excerpt)：
電圧制御信号により出力クロックの発振周波数を変化させる電圧制御発振回路(以下VCOと記す)と、前記VCOの出力クロックを分周し比較信号を出力する分周回路と、前記分周回路からの比較信号と外部より入力される基準信号とのエッジを検出しその周波数,位相の差信号を内蔵するチャージポンプ回路を介して出力する位相比較回路(以下PFDと記す)と、抵抗,コンデンサなどによる積分回路により構成され前記PFDからの差信号を入力しその高周波成分を除去し前記VCOへの電圧制御信号を出力するローパスフィルタ回路(以下LPFと記す)と、抵抗により構成され前記PFDのチャージポンプ回路とは独立に前記LPFのコンデンサに対してその電荷をGNDなどへディスチャージするためのディスチャージ回路と、により構成されるPLL回路。
IPC (2)：
Patent cited by the Patent：
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