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J-GLOBAL ID：200903026202662948

半導体パワーモジュール

Inventor： 大島 征一 ,  為谷 典孝 ,  山形 淳 ,  高梨 健
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 高田 守
Gazette classification：公開公報
Application number (International application number)：1992157988
Publication number (International publication number)：1994005847
Application date： Jun. 17, 1992
Publication date： Jan. 14, 1994
Summary：

【要約】【目的】 電気的雑音による誤動作を防止しつつ大電力を制御する。【構成】 制御回路を展開する4層構造の回路基板において、第1層の配線パターン133aは、電源電位を共通にする回路部分毎に、4個のエリアA1〜A3、A8分割されている。エリアA1〜A3に属する配線パターンの各1は、各エリアに属する回路の負の電源電位に接続された配線パターンPEa1〜PEa3によって、その周囲の少なくとも一部を囲まれている。また、能動的な半導体素子への入力信号を伝達する配線パターンPa2が、同様に配線パターンPEa4によって、その周囲の一部を囲まれている。【効果】 制御回路の配線パターン、特に半導体素子の入力信号を伝達する配線パターンへの電気的雑音の侵入が低減される。

Claim (excerpt)：

(a)電力を制御する電力制御半導体素子を有する主回路と、(b)当該主回路を制御する制御回路と、を備え、前記制御回路が、(b-1)回路基板であって、当該回路基板の主面に平行で互いに異なる第1及び第2の面の中に形成される第1層配線パターンと第2層配線パターンを有する、少なくとも2層構造の回路基板、を備え、前記回路基板が、(b-1-1)前記制御回路へ外部より入力される入力信号を伝達する第1の前記第1層配線パターンと、(b-1-2)前記第1の第1層配線パターンを挟む形で形成され、前記制御回路の正及び負の電源電位をそれぞれ保持する、第2及び第3の前記第1層配線パターンと、(b-1-3)前記第2又は第3の第1層配線パターンのいずれかに電気的に接続され、前記第1ないし第3の第1層配線パターンと、当該第1ないし第3の配線パターン同士の隙間と、が占める前記第1の面内の領域に直面して、前記第2の面内に形成され、当該領域と略同一の広がりを有する、前記第2層配線パターンと、を備える半導体パワーモジュール。

IPC (3)：

H01L 29/78 ,  H02M 7/5387 ,  H05K 3/46