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J-GLOBAL ID：200903026234013216

半導体集積回路装置

Inventor： 山▲崎▼ 康司 ,  本城 繁 ,  池田 修二 ,  中村 英明
Applicant, Patent owner： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
Agent (1)： 秋田 収喜
Gazette classification：公開公報
Application number (International application number)：1992020175
Publication number (International publication number)：1993218353
Application date： Feb. 05, 1992
Publication date： Aug. 27, 1993
Summary：

【要約】【目的】 SRAMを備えた半導体集積回路装置において、前記SRAMのメモリセルアレイMAYの端部に配置されたメモリセルMCの情報保持特性を向上し、SRAMの回路動作上の信頼性を向上する。 【構成】 SRAMを備えた半導体集積回路装置において、(1)前記SRAMのメモリセルアレイMAYの端部に配置されたメモリセルMCの2個の転送用MISFETQtの夫々のゲート幅若しくはゲート長を同一寸法で構成する。(2)前記メモリセルMCの2個の駆動用MISFETQd1の夫々のゲート幅若しくはゲート長を同一寸法で構成する。(3)転送用MISFETQt、駆動用MISFETQdの活性領域を規定する素子分離絶縁膜4の寸法を同一に構成する。(4)ダミーを付加する。

Claim (excerpt)：

素子分離絶縁膜でいずれもゲート幅が規定される2個の転送用MISFETを有するメモリセルが前記ゲート幅方向と一致する方向に複数個配列され、この複数個配列されるメモリセルのうち、配列方向の初段、終段の少なくともいずれか一方のメモリセルの一方の転送用MISFET、この一方の転送用MISFETのゲート幅方向に一致する方向に配置されかつ前記複数個配列されたメモリセルの外周領域に配置された基板に固定電位を供給する半導体領域の夫々の間が素子分離絶縁膜を介在し離隔される、SRAMを備えた半導体集積回路装置において、前記配列方向の初段、終段のいずれかのメモリセルの一方の転送用MISFETのゲート幅を規定する素子分離絶縁膜と前記基板に固定電位を供給する半導体領域との間に活性領域を配置し、前記一方の転送用MISFETと前記半導体領域との間の離隔寸法に比べて、この一方の転送用MISFETと前記半導体領域との間に配置される前記素子分離絶縁膜の前記離隔の方向と一致する方向の幅寸法を小さくする。

IPC (2)：

H01L 27/11 ,  H01L 21/76

Patent cited by the Patent：

Cited by examiner (4)

• 特開平3-234055
  
• 特開平4-211169
  
• 特開昭59-056757
  
• 特開昭54-104290