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J-GLOBAL ID：200903026263612609
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
岡本 啓三
Gazette classification：公開公報
Application number (International application number)：1992060172
Publication number (International publication number)：1993267332
Application date： Mar. 17, 1992
Publication date： Oct. 15, 1993
Summary：
【要約】【目的】本発明は、メタルソース/ドレイン構造を有するMOSトランジスタを含む半導体装置の製造方法に関し、ソース/ドレイン領域層を浅く形成した場合でも、金属シリサイド膜とソース/ドレイン領域層とのコンタクト抵抗を低く保持することができる半導体装置の製造方法の提供を目的とする。【構成】一導電型の半導体基板21上のゲート電極24をマスクとして反対導電型不純物を導入することにより形成されたソース/ドレイン領域層26a,26bと、ゲート電極24の側壁絶縁膜25とを有する半導体基板21の表面に露出するソース/ドレイン領域層26a,26bに選択的に金属シリサイド膜27a,27bを形成する工程と、エッチングバックにより選択的に除去された側壁絶縁膜25下部の半導体基板21に選択的に反対導電型不純物を導入し、金属シリサイド膜27a,27bに隣接する領域の反対導電型不純物濃度を高める工程とを含み構成する。
Claim (excerpt)：
一導電型の半導体基板上のゲート絶縁膜の上のゲート電極と、該ゲート電極の両側の前記半導体基板に前記ゲート電極をマスクとして反対導電型不純物を導入することにより形成されたソース/ドレイン領域層と、前記ゲート電極の側壁絶縁膜とを有する前記半導体基板の表面に露出するソース/ドレイン領域層に選択的に金属シリサイド膜を形成する工程と、第1の絶縁膜と耐エッチング性塗布膜とを順次形成する工程と、エッチバックにより前記耐エッチング性塗布膜の表層を除去して前記第1の絶縁膜又は側壁絶縁膜を露出した後、前記耐エッチング性塗布膜をマスクとして前記側壁絶縁膜を選択的に除去し、前記側壁絶縁膜下部の半導体基板を表出する工程と、前記耐エッチング性塗布膜及びゲート電極をマスクとして前記側壁絶縁膜下部の半導体基板に選択的に反対導電型不純物を導入し、前記金属シリサイド膜に隣接する領域の反対導電型不純物濃度を高める工程と、前記耐エッチング性塗布膜を除去した後、ソース/ドレイン領域層上,ゲート電極上及び前記反対導電型不純物が導入された前記ゲート電極の両側の半導体基板上を第2の絶縁膜により被覆する工程とを有する半導体装置の製造方法。
IPC (2)：
H01L 21/336
, H01L 29/784
