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J-GLOBAL ID：200903026432196512

半導体論理回路および回路レイアウト構造

Inventor： 山本 裕雄 ,  赤松 寛範 ,  崎山 史朗
Applicant, Patent owner： 松下電器産業株式会社
Agent (1)： 松村 博
Gazette classification：公開公報
Application number (International application number)：1996237760
Publication number (International publication number)：1998084274
Application date： Sep. 09, 1996
Publication date： Mar. 31, 1998
Summary：

【要約】【課題】 レベルシフタ回路の入力が不定となった場合に生じるレベルシフタ回路の貫通電流と、回路出力不定の状態が生じないようにする。【解決手段】 ソース電位を接地した第2のNチャネルMOSトランジスタTN2のドレインに第3のNチャネルMOSトランジスタTN3を設け、この第3のNチャネルMOSトランジスタTN3のドレインに、第1のPチャネルMOSトランジスタTP1のゲート,第2のPチャネルMOSトランジスタTP2のドレイン,第3のPチャネルMOSトランジスタTP3のドレインを接続し、第1のNチャネルMOSトランジスタTN1のドレインに、第1のPチャネルMOSトランジスタTP1のドレイン,第2のPチャネルMOSトランジスタTP2のゲートを接続した構成であり、第3のNチャネルMOSトランジスタTN3をオフし、第3のPチャネルMOSトランジスタTP3をオンすることにより、レベルシフタ回路への入力が不定となった場合であっても、高電源電位V1が出力される。

Claim (excerpt)：

第1の電源の電圧から第2の電源の電圧を振幅とする第1の入力端子からの信号を、第2の電源をソースとする第1のNチャネルMOSトランジスタのゲートで受け、第1の入力端子からの信号と逆位相の信号を第2の電源をソースとする第2のNチャネルMOSトランジスタのゲートで受け、第2のNチャネルMOSトランジスタのドレインを第3のNチャネルMOSトランジスタのソースと接続し、第1のNチャネルMOSトランジスタのドレインを第1のPチャネルMOSトランジスタのドレインと第2のPチャネルMOSトランジスタのゲートと接続し、第3のNチャネルMOSトランジスタのドレインを第1のPチャネルMOSトランジスタのゲートと第2のPチャネルMOSトランジスタのドレインと接続し、第1のPチャネルMOSトランジスタと第2のPチャネルMOSトランジスタのソースを第1の電源電圧より大きい第3の電源に接続し、第2のPチャネルMOSトランジスタのドレインを出力端子に接続し、出力端子にドレインを接続しソースを第3の電源に接続した第3のPチャネルMOSトランジスタを備え、前記第3のNチャネルMOSトランジスタと第3のPチャネルMOSトランジスタのゲートに第2の入力端子を接続し、この第2の入力端子に回路動作時には前記第3の電源電圧を入力することによって、前記出力端子より第3の電源の電圧から第2の電源の電圧を振幅とし、かつ前記第1の入力端子からの信号と同相の信号を出力し、回路非動作時には前記第2の入力端子に第2の電源電圧を入力することにより、第1の電源の供給を切った場合にも出力端子信号を第3の電源電圧レベルに固定するように構成したことを特徴とする半導体論理回路。

IPC (4)：

H03K 19/0185 ,  H01L 21/50 ,  H01L 21/8238 ,  H01L 27/092

FI (3)：

H03K 19/00 101 E ,  H01L 21/50 ,  H01L 27/08 321 L