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J-GLOBAL ID：200903026629441136
並列マルチプロセッサシステムの低消費電力化回路
Inventor：
Applicant, Patent owner：
Agent (1)：
井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1993091705
Publication number (International publication number)：1994309288
Application date： Apr. 20, 1993
Publication date： Nov. 04, 1994
Summary：
【要約】【目的】 並列で複数のI/O の各々からの要求で並列で複数のCPが共用のメモリデータを処理する並列マルチプロセッサシステムに関し、システムの最高性能を保持しつつ, 処理動作時の総消費電力を最小限に抑圧する方式の実現を目的とする。【構成】 並列で複数のCPが各 I/Oの割込み要求に対する待機時間の総計を監視する監視手段(1) を設け、その監視結果の総計の待機時間の増減により,並列CPが処理すべきタスク量の増減を知り、実際に並列処理をするCPの数を決定し、残りのCPの動作電源を切断するように構成する。
Claim (excerpt)：
並列で複数のI/O の各々からの割込み要求で、並列で複数のCPが共用メモリのデータを並列処理するマルチプロセッサシステムの低消費電力化回路において、並列で複数のCPが各 I/Oの割込み要求に対する待機時間の総計を監視する監視手段(1)を設け、その監視結果の総計の待機時間の増減により、並列CPが処理すべきタスク量の増減を知り、実際に並列処理をするCPの数を決定し、残りのCPの動作電源を切断することを特徴とした並列マルチプロセッサシステムの低消費電力化回路。
IPC (2)：
G06F 15/16 420
, G06F 15/16 460
Cited by examiner (8)
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