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J-GLOBAL ID：200903026669376906

半導体装置およびその製造方法

Inventor： 宇佐美 光雄
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 小川 勝男
Gazette classification：公開公報
Application number (International application number)：1999007304
Publication number (International publication number)：2000208702
Application date： Jan. 14, 1999
Publication date： Jul. 28, 2000
Summary：

【要約】【課題】薄型半導体を積層するとき、薄型にしたデバイスを転写するハンドリングが必要であり、多数の層を積層する時、工数が増大する課題があった。【解決手段】シリコンオンインシュレータ(SOI)ウェハに一層または複数層積層したデバイス同士の表面または裏面を接合して、一方または両方の基板シリコン層を除去することにより、倍の層数の3次元デバイスを形成する。これをn回繰り返すことによって、少ない工数で2のn乗の薄型積層3次元デバイスを得る。

Claim (excerpt)：

第1の薄型半導体の表面の電極と第2の薄型半導体の表面の電極が対向して接続され、第1の薄型半導体の裏面には表面の電極と等電位の別の電極が取り出され、第2の薄型半導体の裏面には表面の電極と等電位の別の電極が取り出されていることを特徴とする積層型の半導体装置。

IPC (4)：

H01L 27/00 301 ,  H01L 25/065 ,  H01L 25/07 ,  H01L 25/18

FI (2)：

H01L 27/00 301 B ,  H01L 25/08 B