Pat
J-GLOBAL ID：200903026900956775
高集積半導体メモリ装置およびその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
服部 雅紀
Gazette classification：公開公報
Application number (International application number)：1991124854
Publication number (International publication number)：1993067747
Application date： Apr. 26, 1991
Publication date： Mar. 19, 1993
Summary：
【要約】【目的】 DRAMセルにおいて新たな構造の3次元的なキャパシタを具備した高集積半導体メモリ装置およびその製造方法を提供する。【構成】 一つのトランジスタと一つのキャパシタよりなるメモリセルをマトリックス状に半導体基板に具備する高集積半導体メモリ装置において、トランジスタに接するストリッジ電極30bは、不規則な表面を有し、不規則に位置した円筒形のホールが形成された導電層が各セル単位で限定され形成される。ストリッジ電極30b全面には誘電体膜60が塗布される。ストリッジ電極30b上にはプレート電極70が形成される。【効果】 これにより、最小デザインルールに支配されずに大きいセルキャパシタンスが得られ、製造工程が簡単になるのみならずセルキャパシタンス調節が容易になる。
Claim (excerpt)：
一つのトランジスタと一つのキャパシタよりなされるメモリセルをマトリックス状で半導体基板に具備した高集積半導体メモリ装置において、前記トランジスタのソース領域に接し、不規則な開口形を有し、不規則に位置した円筒形のホールの形成された導電層が各セル単位で限定され形成されたストリッジ電極と、前記ストリッジ電極の全面に塗布された誘電体膜と、前記ストリッジ電極上に形成されたプレート電極とを具備することを特徴とする高集積半導体メモリ装置。
Patent cited by the Patent：
Cited by examiner (6)
Show all
Return to Previous Page
