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J-GLOBAL ID：200903027159783520

半導体装置の製造方法

Inventor： 柴田 義行
Applicant, Patent owner： 松下電子工業株式会社
Agent (1)： 前田 弘 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998348240
Publication number (International publication number)：2000174132
Application date： Dec. 08, 1998
Publication date： Jun. 23, 2000
Summary：

【要約】【課題】 熱処理工程及びマスク工程の増加を伴うことなく、異なる種類例えば、シリコン酸化膜及びタンタル酸化膜の2種類のゲート絶縁膜を有するMOS型トランジスタを形成できるようにする。【解決手段】 シリコンからなる半導体基板100に素子分離領域101を形成した後、第1の領域にタンタル酸化膜102を堆積する。半導体基板100に対して酸素を主成分として含む雰囲気中における熱処理を行なって、第1の領域においてはタンタル酸化膜102を残存させると共には、第2の領域においてはシリコン酸化膜103を形成する。タンタル酸化膜102及びシリコン酸化膜103の上に導電膜を堆積した後、該導電膜をパターニングして、第1のゲート電極104及び第2のゲート電極105を形成する。タンタル酸化膜102をパターニングして第1のゲート絶縁膜106を形成すると共に、シリコン酸化膜103をパターニングして第2のゲート絶縁膜107を形成する。

Claim (excerpt)：

シリコンからなる半導体基板の表面部に素子分離領域を形成して、前記半導体基板上に前記素子分離領域により互いに分離された第1の領域及び第2の領域を形成する工程と、前記半導体基板上の第1の領域にタンタル酸化膜を形成する工程と、前記半導体基板に対して酸素を主成分として含む雰囲気中において熱処理を行なうことにより、前記半導体基板上の第2の領域にシリコン酸化膜を形成する工程と、前記タンタル酸化膜の上に第1のゲート電極を形成すると共に、前記シリコン酸化膜の上に第2のゲート電極を形成する工程と、前記タンタル酸化膜に対して前記第1のゲート電極をマスクにしてエッチングを行なって第1のゲート絶縁膜を形成すると共に、前記シリコン酸化膜に対して前記第2のゲート電極をマスクにしてエッチングを行なって第2のゲート絶縁膜を形成する工程とを備えていることを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/8234 ,  H01L 27/088

F-Term (12)：

5F048AA07 ,  5F048AA09 ,  5F048AB01 ,  5F048AC01 ,  5F048AC10 ,  5F048BA01 ,  5F048BB05 ,  5F048BB09 ,  5F048BB10 ,  5F048BB16 ,  5F048BB17 ,  5F048BG12