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J-GLOBAL ID：200903027215448950

半導体装置の製造方法

Inventor： 小原 文雄
Applicant, Patent owner： 日本電装株式会社
Agent (1)： 恩田 博宣
Gazette classification：公開公報
Application number (International application number)：1993247194
Publication number (International publication number)：1995106566
Application date： Oct. 01, 1993
Publication date： Apr. 21, 1995
Summary：

【要約】【目的】 新規な方法によって、ゲート電極とソース・ドレイン領域間のショートを防止し、かつ、金属シリサイドを容易に配置できる半導体装置の製造方法を提供することにある。【構成】 シリコン基板1にゲート酸化膜3を形成するとともにそのゲート酸化膜3上に多結晶シリコンよりなるゲート電極4を配置し、シリコン基板1上の全面にシリコン酸化膜3と選択除去が可能な絶縁膜を形成し、異方性エッチングによりゲート電極4の側壁部に絶縁膜を残すとともに、ソース・ドレイン領域のゲート酸化膜3を除去する。そして、シリコン基板1上の全面に高融点金属を形成し、熱処理にてゲート領域上とソース領域上とドレイン領域上に金属シリサイド(8,9,10)を形成し、ソース・ドレイン領域に高濃度不純物拡散層を形成するとともにゲート電極4の側壁部のサイドウォール形成用膜を除去する。

Claim (excerpt)：

シリコン基板にゲート酸化膜を形成するとともにそのゲート酸化膜上に多結晶シリコンよりなるゲート電極を配置する第1工程と、前記シリコン基板上の全面にシリコン酸化膜と選択除去が可能なサイドウォール形成用膜を形成し、異方性エッチングによりゲート電極の側壁部に前記サイドウォール形成用膜を残すとともに、ソース・ドレイン領域のゲート酸化膜を除去する第2工程と、前記シリコン基板上の全面に高融点金属を形成し、熱処理にてゲート領域上とソース領域上とドレイン領域上に金属シリサイドを形成する第3工程と、ソース・ドレイン領域に高濃度不純物拡散層を形成するとともに、前記ゲート電極の側壁部のサイドウォール形成用膜を除去する第4工程とを備えたことを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/28 ,  H01L 21/28 301