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J-GLOBAL ID：200903027653847638

MOS型半導体装置の製造方法

Inventor： 塚本 雅則
Applicant, Patent owner： ソニー株式会社
Agent (1)： 土屋 勝
Gazette classification：公開公報
Application number (International application number)：1995021005
Publication number (International publication number)：1996195489
Application date： Jan. 13, 1995
Publication date： Jul. 30, 1996
Summary：

【要約】【目的】 閾値電圧等の特性が所望の値を有すると共にゲート酸化膜の信頼性が高く且つ短チャネル効果が抑制された微細なMOS型半導体装置を製造する。【構成】 SiO2 膜26をマスクにしてF+ をイオン注入した後にSiO2 膜26を除去し、タングステンポリサイド層25をマスクにしてB+ をイオン注入してP+ 領域23を形成する。タングステンポリサイド層25にはF+ がイオン注入されないので、ボロンがSiO2 膜14を突き抜けず、Si基板11にはF+ をイオン注入しているので、Si基板11ではボロンの拡散が抑制されて浅いP+ 領域23を形成することができる。

Claim (excerpt)：

被覆膜が上層に積層されているゲート電極を半導体基板の表面のゲート酸化膜上に形成する工程と、前記被覆膜をマスクにして前記半導体基板にフッ素をイオン注入する工程と、前記フッ素をイオン注入した後に前記被覆膜を除去する工程と、前記被覆膜を除去した後に前記ゲート電極をマスクにして前記半導体基板にボロンをイオン注入して不純物領域を形成する工程とを具備することを特徴とするMOS型半導体装置の製造方法。

IPC (2)：

H01L 29/78 ,  H01L 21/336

FI (2)：

H01L 29/78 301 L ,  H01L 29/78 301 G