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J-GLOBAL ID：200903027667743100
半導体装置テスト回路
Inventor：
Applicant, Patent owner：
Agent (1)：
野田 茂
Gazette classification：公開公報
Application number (International application number)：1998020312
Publication number (International publication number)：1999202031
Application date： Jan. 16, 1998
Publication date： Jul. 30, 1999
Summary：
【要約】【課題】 LSI内部の各マクロを全て個別でテストすることにより、ノーマルモードでのテストパタンを使用せずに、LSI内部のノーマル時のマクロ間の接続も同時に検証する。【解決手段】 第1の内部マクロ1の出力端子12と第2の内部マクロ2の入力端子13間に第1のテストセレクタ回路3および第2のテストセレクタ回路4を設け、第1および第2のテストセレクタ回路3、4はTEST5、6の信号によりLOWおよびHIGHレベルに切替えられ、第1の内部マクロ1をテストする時は、TEST5がHIGH、TEST6がLOWとなり、第2の内部マクロ2をテストする時は、TEST5がLOW、TEST6がHIGHとなり、ノーマルモード時は、TEST5、TEST6が共にLOWとなる。第2のテストセレクタ回路4はノーマル時に第1の内部マクロ1の出力端子12からの信号がSIGNに出力されることを検証する。
Claim (excerpt)：
LSI内部に第1の内部マクロと第2の内部マクロとが設けられ、該第1の内部マクロと第2の内部マクロとの接続検証を行う半導体装置テスト回路において、前記第1の内部マクロの出力端子と第2の内部マクロの入力端子間に設けられた第1のテストセレクタ回路および第2のテストセレクタ回路を備え、該第1および第2のテストセレクタ回路はテスト信号によりLOWおよびHIGHレベルに切替えられ、前記第2のテストセレクタ回路をLOWレベルとして前記第1の内部マクロのテストを行い、前記第1のテストセレクタ回路をLOWレベルとして前記第2の内部マクロのテストを行い、ノーマル時に前記第1および第2のテストセレクタ回路をLOWレベルとし、ノーマル時の前記第1の内部マクロと前記第2の内部マクロ間の接続を検証するようにしたことを特徴とする半導体装置テスト回路。
IPC (4)：
G01R 31/28
, G01R 31/26
, H01L 27/04
, H01L 21/822
G01R 31/28 V
, G01R 31/26 G
, H01L 27/04 T
