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J-GLOBAL ID：200903027740430131

三重構造を有する半導体メモリー装置

Inventor： 全 峻永
Applicant, Patent owner： 三星電子株式会社
Agent (1)： 高月 猛
Gazette classification：公開公報
Application number (International application number)：1992342143
Publication number (International publication number)：1993251661
Application date： Dec. 22, 1992
Publication date： Sep. 28, 1993
Summary：

【要約】【目的】三重構造の高集積半導体メモリー装置についてトランジスタの接合容量を減少させる。【構成】第1導電型の半導体基板上51に、第1導電型であり、それぞれ異なるウエルバイアス電圧の印加を受ける第1及び第2ウエル53、54と、第2導電型の第3ウエル52とを有する半導体メモリー装置について、第3ウエルには多数の第1導電型のMOSトランジスタ(63、64、65)を形成し、第1ウエルには少なくとも2個の直列連結の第2導電型のMOSトランジスタ61、62、を形成し、第2ウエルには第1ウエルに形成の上記第2導電型のMOSトランジスタ以外の残りの第2導電型のMOSトランジスタ(66)及び第2導電型のメモリーセル(67)を形成し且つ、第3ウエル内に第1ウエルを形成するようにしている。

Claim (excerpt)：

第1導電型の半導体基板上に、第1導電型であり、それぞれ異なるウエルバイアス電圧の印加を受ける第1及び第2ウエルと、第2導電型の第3ウエルとを有する半導体メモリー装置において、第3ウエルには多数の第1導電型のMOSトランジスタを形成し、第1ウエルには少なくとも2個の直列連結の第2導電型のMOSトランジスタを形成し、第2ウエルには第1ウエルに形成の上記第2導電型のMOSトランジスタ以外の残りの第2導電型のMOSトランジスタ及び第2導電型のメモリーセルを形成し且つ、第3ウエル内に第1ウエルを形成したことを特徴とする半導体メモリー装置。