Pat
J-GLOBAL ID：200903027831673665
オプトエレクトロニックデバイス及びその製造方法
Inventor：
,
,
Applicant, Patent owner：
Agent (1)：
佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1993225957
Publication number (International publication number)：1994291417
Application date： Sep. 10, 1993
Publication date： Oct. 18, 1994
Summary：
【要約】【目的】 エピタキシ成長を再開することを必要とすることなく、また動作において完全に安定であるストリップ形状のアクティブ領域を含む新たな半導体オプトエレトクロニックデバイス構造を提案する。【構成】 本発明によるプロセスは1)単一のエピタキシ成長によってオプトエレクトロニックデバイスの完全な構造を構成する各種の層(120、130、140、150、160)を製造する過程;2)過程1において得られた構造をオプトエレクトロニックデバイスのアクティブ層(130)のベースまでこのアクティブ層内のストリップを分離するためにエッチングする過程;及び3)エッチングされた領域上に制御された屈折率を持つ電気的な絶縁材料(170)を堆積する過程を含む。本発明は、また、こうして得られたデバイスにも関する。
Claim (excerpt)：
ストリップ形状にてアクティブ領域を持つ半導体オプトエレクトロニックデバイスを製造するためのプロセスであって、このプロセスが:1)単一のエピタキシによって種々の層を製造してオプトエレクトロニックデバイスの完全な構造を作り上げる過程、2)前記の過程1)において得られた構造をオプトエレクトロニックデバイスのアクティブ層の底面までこの構造内のストリップを分離するためにエッチングする過程、及び3)エッチングされた領域上に制御された屈折率の電気的な絶縁材料を堆積する過程を含むことを特徴とするプロセス。
IPC (2)：
Patent cited by the Patent：
Cited by examiner (10)
Show all
Return to Previous Page
