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J-GLOBAL ID：200903028220789605

半導体記憶装置

Inventor： 谷 邦之 ,  和田 淳 ,  石塚 良行
Applicant, Patent owner： 三洋電機株式会社
Agent (1)： 河野 登夫
Gazette classification：公開公報
Application number (International application number)：1992072723
Publication number (International publication number)：1993234377
Application date： Feb. 20, 1992
Publication date： Sep. 10, 1993
Summary：

【要約】【目的】 メモリセルアレイを区分してなる一のブロックを、更に複数に区分して構成されたマットにおいて、同時に複数のデータを処理する際のデータ転送を高速化する。【構成】 一のブロックを構成する複数の半導体メモリのマット1〜4を相互の間に所定の間隔を隔てて並列配置し、各マット1〜4間及びマット1,4の両外側にI/O 線対11〜15及びセンスアンプを配設し、I/O 線対11〜15のうち、ブロックの両端に位置するI/O 線対11,15 及び12の各一端部はリード・ライトアンプ21,22,25を介在させてデータ線31に、他のI/O 線対13,14 の各一端部はリード・ライトアンプ23,24 を介在させてデータ線32に接続し、またI/O 線対11〜15のうちI/O 線対12〜14の他端部はシェアードされたセンスアンプ及びビット線対を介して両隣のマット1〜4のメモリセルに、更にI/O 線対11,15 の他端部はセンスアンプ及びビット線対を介してマット1,4のメモリセルに夫々接続する。

Claim (excerpt)：

相互の間に所定の間隔を隔てて並列配置された複数のメモリ領域と、各メモリ領域の両側に各メモリ領域のメモリセルに接続されたビット線対毎に交互配置され、相隣する両メモリ領域に対してシェアードされたセンスアンプと、各メモリ領域間及び配列方向の両端に位置するメモリ領域の外側に夫々配設されたI/O 線対と、各I/O 線対に接続されたリード・ライトアンプと、該リード・ライトアンプを介在させて前記各I/O 線対と接続される複数のデータ線とを備える半導体記憶装置において、前記メモリ領域の配列方向における両端に位置する各I/O 線対は同じデータ線に接続したことを特徴とする半導体記憶装置。

FI (2)：

G11C 11/34 345 ,  G11C 11/34 301 E