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J-GLOBAL ID：200903028253805070

半導体構造素子の製造方法

Inventor： ヴァルター ハルトナー ,  ギュンター シンドラー ,  マルクス カストナー ,  クリスティーネ デーム
Applicant, Patent owner： インフィネオン テクノロジース アクチエンゲゼルシャフト
Agent (1)： 矢野 敏雄 (外4名)
Gazette classification：公開公報
Application number (International application number)：2000399178
Publication number (International publication number)：2001237393
Application date： Dec. 27, 2000
Publication date： Aug. 31, 2001
Summary：

【要約】【課題】 強誘電体メモリの製造方法を提供する。【解決手段】 半導体基板(1)上にスイッチングトランジスタ(2)を形成し、この上にアイソレーション層(4)を施し、該アイソレーション層上に白金からなる下方電極(7)及び強誘電体又は常誘電体誘電体(8)を有するメモリキャパシタを形成する。誘電体をさらなる製造工程において水素の侵入から保護するために、アイソレーション層(4)内に第1のバリア層(5)を包埋しかつメモリキャパシタの製造後に、第1のバリア層(5)と結合する第2のバリヤー層(10)を堆積させる。

Claim (excerpt)：

半導体構造素子を製造する方法において、a)半導体基板(1)上にスイッチングトランジスタ(2)を形成し、b)スイッチングトランジスタ(2)上にアイソレーション層(4)を施し、該アイソレーション層内に、特に水素の侵入に対する第1のバリア層(5)を包埋し、c)アイソレーション層(4)上に、下方電極(7)及び上方電極(9)並びにそれらの間に堆積した金属酸化物含有層(8)を含む、スイッチングトランジスタ(2)と結合されたメモリキャパシタを施し、d)垂直方向のエッチング工程でアイソレーション層(4)をメモリキャパシタの外側で一定の深さまで除去し、その際第1のバリア層を外側に向かって露出させ、e)メモリキャパシタ上及びアイソレーション層(4)上及び第1のバリア層(5)上に、特に水素の侵入に対する第2のバリア層(10)を施すことを特徴とする半導体構造素子の製造方法。

IPC (5)：

H01L 27/105 ,  H01L 21/316 ,  H01L 21/318 ,  H01L 27/108 ,  H01L 21/8242

FI (4)：

H01L 21/316 X ,  H01L 21/318 B ,  H01L 27/10 444 B ,  H01L 27/10 621 B