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J-GLOBAL ID：200903028381692946

半導体記憶装置

Inventor：
日高 秀人

About 日高 秀人


Applicant, Patent owner：
三菱電機株式会社

About 三菱電機株式会社


Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1995287487
Publication number (International publication number)：1997055483
Application date： Nov. 06, 1995
Publication date： Feb. 25, 1997
Summary：
【要約】【課題】 半導体記憶装置において、ラッチアップの発生の防止などを図ることによってトリプルウェル構造の改良を図る。【解決手段】 半導体記憶装置のメモリセル領域のP型ウェル領域14には、P+ 型不純物領域14bを通じて基板電位を印加し、周辺回路領域のP型ウェル領域13にはP+ 型不純物領域13bを通じて接地電位を印加する。
Claim (excerpt)：
メモリセル領域と周辺回路領域とを備えた半導体記憶装置であって、前記メモリセル領域は、第1導電型の第1のウェル領域と、前記第1のウェル領域の表面に形成された第2導電型のメモリセル電界効果トランジスタとを含み、前記周辺回路領域は、第2導電型の第2のウェル領域と、第1導電型の半導体領域と、前記第2のウェル領域の表面に形成された第1導電型の第1の電界効果トランジスタおよび前記半導体領域の表面に形成された第2導電型の第2の電界効果トランジスタから構成される相補型電界効果トランジスタとを含み、前記メモリセル領域の前記第1のウェル領域には内部回路により発生する基板電位が印加されており、かつ前記周辺回路領域の前記半導体領域には接地電位が印加されている、半導体記憶装置。
IPC (5)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/08 331
FI (4)：
H01L 27/10 681 F ,  H01L 27/08 331 G ,  H01L 27/08 321 B ,  H01L 27/10 691
Patent cited by the Patent：
Cited by examiner (3)

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