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J-GLOBAL ID：200903028450575426

炭化けい素MOS半導体素子の製造方法および炭化けい素MOS半導体素子

Inventor：
上野 勝典

About 上野 勝典


Applicant, Patent owner：
富士電機株式会社

About 富士電機株式会社


Agent (1)： 篠部 正治
Gazette classification：公開公報
Application number (International application number)：1998191486
Publication number (International publication number)：2000022137
Application date： Jul. 07, 1998
Publication date： Jan. 21, 2000
Summary：
【要約】【課題】自己整合したマスクによる精密で均一なチャネル領域をもつSiCMOS半導体素子の製造方法を提供する。【解決手段】?@例えば、多結晶シリコン膜のパターンを熱酸化した酸化膜パターンをマスクとする不純物イオン注入によりn+ ソース領域を形成し、その酸化膜を除去した多結晶シリコン膜のパターンをマスクとする不純物イオン注入によりpベース領域を形成する。酸化により消費された分だけ端が後退するので、pベース領域とn+ ソース領域とは、自己整合した不純物領域となり、均一なチャネル領域をもつMOSFETが製造できる。?Aゲート電極層となる多結晶シリコン膜を熱酸化した酸化膜を、ゲート電極層上の層間絶縁膜とする。
Claim (excerpt)：
炭化けい素サブストレート上に積層された炭化けい素からなる第一導電型ドリフト層と、その第一導電型ドリフト層の表面層にマスクにより選択的に互いに隔離して形成された第二導電型ベース領域と、その第二導電型ベース領域内にマスクにより選択的に形成された第一導電型ソース領域と、第一導電型ソース領域と第一導電型ドリフト層の表面露出部とに挟まれた第二導電型ベース領域の表面上にゲート絶縁膜を介して設けられたゲート電極層と、第一導電型ソース領域と第二導電型ベース領域との表面に共通に接触して設けられたソース電極と、炭化けい素サブストレートの裏面に設けられたドレイン電極とを有するMOS半導体素子の製造方法において、多結晶シリコン膜またはそれを酸化した酸化膜をマスクとし、酸化または酸化膜除去によるマスク端の移動を利用して整合した第二導電型ベース領域と第一導電型ソース領域との形成を行うことを特徴とする炭化けい素MOS半導体素子の製造方法。
F-Term (4)：
5F040DC02 ,  5F040EB13 ,  5F040EC07 ,  5F040FC11
Patent cited by the Patent：
Cited by examiner (2)

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