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J-GLOBAL ID：200903028470102184
並列演算処理装置
Inventor：
Applicant, Patent owner：
Agent (1)：
深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1991168063
Publication number (International publication number)：1993020068
Application date： Jul. 09, 1991
Publication date： Jan. 29, 1993
Summary：
【要約】【目的】 並列演算処理装置における命令供給部の構成トランジスタ数を低減する。【構成】 命令デコーダ13前段に設けられた命令レジスタ12それぞれに対し、命令レジスタ12に格納された命令IR1〜IR4の有効性を示すフラグia1〜ia4を格納する有効性フラグレジスタ20a〜20dを設ける。このフラグia1〜ia4は命令キャッシュ1をアクセスするアドレスが4ワード境界から外れている度合を示すミスアラインメント情報misalignに従って制御される。命令デコーダ13から命令の発行が可能かどうかを決定する際、各命令対応の有効性フラグがオフのとき、発行不可能とされる。【効果】 命令キャッシュ1をアクセスする際のアドレスが4ワード境界から外れている場合に命令レジスタに格納されている命令を無効にするための論理構成を、命令レジスタのリセット機能を設けることなく実現したため、この論理を実現する回路を少ないトランジスタ数で実現できる。
Claim (excerpt)：
各々が所定の機能を実行する複数の機能ユニットと、複数の命令を同時にフェッチし、該フェッチされた命令から同時に実行可能な命令を見出し、これらの同時に実行可能な命令を対応の機能ユニットに発行するデコーダ手段とを備え、複数の命令を同時に実行する並列演算処理装置であって、複数の命令を格納するための複数のレジスタ手段、前記複数のレジスタ手段の内容は並列に前記デコーダ手段へ伝達され、および各前記レジスタ手段の内容が有効であることを示す情報を格納する複数の第2のレジスタ手段とを備える、並列演算処理装置。
Patent cited by the Patent：
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