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J-GLOBAL ID：200903028657965313

半導体装置の製造方法

Inventor： 市 川 竜 司
Applicant, Patent owner： 株式会社東芝
Agent (1)： 佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1996123133
Publication number (International publication number)：1997306984
Application date： May. 17, 1996
Publication date： Nov. 28, 1997
Summary：

【要約】【課題】 半導体基板のトレンチ側面と配線層との間で接合リークが生じるのを防止するには、マスク合わせずれに対する余裕が必要で、素子面積の増大を招いていた。【解決手段】 半導体基板101上に絶縁膜102、膜103を形成し、素子分離領域に溝を形成し、絶縁膜102をエッチングで後退させ素子領域と膜103との間に隙間を形成し、絶縁膜104、105を形成して隙間を埋め、絶縁膜106を堆積して溝を埋め込み、素子領域上の膜103、絶縁膜102、104、105を除去して素子領域表面を露出させ、溝の側壁の絶縁膜104の上部端面を絶縁膜105aで覆い、表面全体に絶縁膜107を堆積して素子領域に対応した部分を開孔し、素子領域の表面を露出させる。

Claim (excerpt)：

半導体基板の表面上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜の表面上に、この第1の絶縁膜とは異なる材料から成る膜を形成する工程と、前記第1の絶縁膜及び前記膜のうち素子領域に対応する部分を残してパターニングし、さらに前記半導体基板の素子分離領域に溝を形成する工程と、前記第1の絶縁膜の側面にエッチングを行って後退させ、前記素子領域と前記膜との間に隙間を形成する工程と、表面全体に第2の絶縁膜と、この第2の絶縁膜とは異なる材料から成る第3の絶縁膜とを順に形成し、前記素子領域と前記膜との間の隙間を前記第2及び第3の絶縁膜で埋める工程と、表面全体に第4の絶縁膜を堆積して前記素子分離領域を埋め込み、エッチバックを行って前記素子領域の上部に前記第1、第2、第3の絶縁膜と前記膜とを残した状態にする工程と、前記素子領域の上部の前記膜をエッチングにより除去する工程と、前記第3の絶縁膜のうち、前記素子領域と前記膜との間の隙間より上方にある部分をエッチングにより除去する工程と、前記素子領域の表面上の前記第1及び第2の絶縁膜を除去して前記素子領域の表面を露出させ、前記素子分離領域の溝の側壁に形成された前記第2の絶縁膜の上部端面が前記第3の絶縁膜で覆われた状態にする工程と、表面全体に第5の絶縁膜を堆積し、前記素子領域に対応した部分を開孔し、前記素子領域の表面を露出させる工程とを備え、前記第5の絶縁膜に開孔を行ったとき、前記素子分離領域の溝の側面は少なくとも前記第2及び第3の絶縁膜のいずれか一方で覆われていることを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 21/76 ,  H01L 21/3065 ,  H01L 21/768

FI (3)：

H01L 21/76 L ,  H01L 21/302 J ,  H01L 21/90 D