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J-GLOBAL ID:200903028922087285

半導体集積回路装置

Inventor:
Applicant, Patent owner:
Agent (1): 田澤 博昭 (外1名)
Gazette classification:公開公報
Application number (International application number):2000261307
Publication number (International publication number):2001307497
Application date: Aug. 30, 2000
Publication date: Nov. 02, 2001
Summary:
【要約】【課題】 メモリセル部の故障部分と冗長部とをヒューズの物理的な切り離しによって入れ替えるヒューズ方式のメモリリペア技術では、製造後に物理的に配線等を加工することになるので、コストが増大し、さらには内蔵大規模メモリのテスト自身による製造コストをも増大させるなどの課題があった。【解決手段】 通常のリード/ライト動作が行われる通常ポートと、テスト専用のテストポートとを有するメモリセル手段と、通常ポートよりメモリセル手段に書き込まれるライトデータを一時保持するデータラッチ手段と、メモリセル手段の通常ポートより書き込まれたデータをテストポートより読み出し、そのリードデータとデータラッチ手段に保持されているライトデータとの一致比較を行う比較手段と、比較手段による一致比較で不一致となった場合に、メモリセル手段に代わってライトデータを保持する冗長手段と、比較手段による一致比較で不一致となった場合に、ライトデータが書き込まれたメモリセル手段の場所を示すアドレスに関する情報を保持するアドレス保持手段とを備えた。
Claim (excerpt):
通常のリード/ライト動作が行われる通常ポートと、テスト専用のテストポートとを有するメモリセル手段と、通常ポートより前記メモリセル手段に書き込まれるライトデータを一時保持するデータラッチ手段と、前記メモリセル手段にその通常ポートより書き込まれたデータをテストポートより読み出し、そのリードデータと前記データラッチ手段に保持されている前記ライトデータとの一致比較を行う比較手段と、前記比較手段による一致比較で不一致となった場合に、前記メモリセル手段に代わって前記ライトデータを保持する冗長手段と、前記比較手段による一致比較で不一致となった場合に、前記ライトデータが書き込まれた前記メモリセル手段の場所を示すアドレスに関する情報を保持するアドレス保持手段とを備えた半導体集積回路装置。
IPC (2):
G11C 29/00 603 ,  G11C 29/00 671
FI (2):
G11C 29/00 603 J ,  G11C 29/00 671 P
F-Term (7):
5L106CC00 ,  5L106CC01 ,  5L106CC14 ,  5L106DD03 ,  5L106EE02 ,  5L106FF01 ,  5L106GG00

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