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J-GLOBAL ID：200903028942852280

半導体素子の製造方法

Inventor： 橋本 圭市 ,  原田 裕介
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 清水 守 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992134048
Publication number (International publication number)：1993326719
Application date： May. 27, 1992
Publication date： Dec. 10, 1993
Summary：

【要約】 (修正有)【目的】 層間絶縁膜からの放出ガス、レジスト成分とエッチングガスまたはAlとの反応生成物及び下層Al合金配線の汚染を除去するために、工程を集積化したマルチチャンバー装置を用いたラインに対応した多層配線を形成できる素子製造方法を提供する。【構成】 第1マルチチャンバ装置の第1CVD室で層間絶縁膜を堆積した後、外気に晒すことなく前記装置の第2CVD室でSi窒化膜15を形成する。その後真空中でスパッタ室に移し、スパッタによりマスク用金属膜16を形成する。次いでこの金属膜に貫通孔を形成する。さらに第2マルチチャンバ装置のエッチング室で前記Si窒化膜15及び層間絶縁膜14に貫通孔を形成した後、第2チャンバ装置のスパッタ室に移しスパッタクリーニングを行なう。その後第2装置のスパッタ蒸着室に移して、スパッタ蒸着により上層の配線膜18を形成する。

Claim (excerpt)：

下層の配線形成後、上層の配線を形成する半導体素子の製造方法において、(a)第1のマルチチャンバー装置の第1のCVD室において層間絶縁膜を堆積する工程と、(b)その後、外気に晒すことなく、前記第1のマルチチャンバー装置の第2のCVD室においてシリコン窒化膜を形成する工程と、(c)その後、外気に晒すことなく、スパッタ蒸着室に移し、該スパッタ蒸着室においてスパッタ蒸着によりマスク用金属膜を形成する工程と、(d)前記マスク用金属膜にスルーホールを形成する工程と、(e)第2のマルチチャンバー装置のエッチング室において前記シリコン窒化膜及び層間絶縁膜にスルーホールを形成する工程と、(f)その後、外気に晒すことなく、前記第2のマルチチャンバー装置のスパッタ室に移し、該スパッタ室においてスパッタクリーニングを行う工程と、(g)その後、外気に晒すことなく、前記第2のマルチチャンバー装置のスパッタ蒸着室に移し、該スパッタ蒸着室においてスパッタ蒸着により上層の配線膜を形成する工程とを施すことを特徴とする半導体素子の製造方法。

IPC (3)：

H01L 21/90 ,  H01L 21/285 ,  H01L 21/3205