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J-GLOBAL ID：200903028949164133

半導体記憶素子の製造方法

Inventor： 谷 幸一
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 大垣 孝
Gazette classification：公開公報
Application number (International application number)：1999217402
Publication number (International publication number)：2001044300
Application date： Jul. 30, 1999
Publication date： Feb. 16, 2001
Summary：

【要約】【課題】 ダメージを与えることなく、しかも容易に、強誘電体膜および導電体膜を含むゲート構造の加工を行う。【解決手段】 下地の上にIrO2 膜18を堆積する。感光性ゾルゲル溶液に強誘電体材料を溶かしたものをIrO2 膜の上に塗布して強誘電体膜20を形成する。感光性ゾルゲル溶液は露光部分と未露光部分とで現像時における溶解度に差を生じさせる。強誘電体膜の上面にはIrO2 膜22を堆積する。IrO2 膜の上に所定パタンの遮光膜24aとエッチングマスク26aとをそれぞれ形成する。エッチングマスクを用いてIrO2 膜を加工し、上部電極22aを形成する。露光を行って遮光膜のパタンを強誘電体膜に転写する。現像を行って強誘電体膜の露光部分を除去する。未露光部分のみが強誘電体膜20aとして残存する。エッチングマスクを用いてIrO2 膜を加工し、下部電極18aを形成する。

Claim (excerpt)：

下地の上に第1導電体層、強誘電体層および第2導電体層が順次に積層する構造を有した半導体記憶素子を作成するに当たり、前記下地の上に前記第1導電体層を堆積する工程と、露光部分と未露光部分とで現像時における溶解度に差が生じる感光性溶液に強誘電体材料を溶かしたものを前記第1導電体層の上に塗布して前記強誘電体層を形成する工程と、前記強誘電体層の上に前記第2導電体層を堆積する工程と、前記第2導電体層の上に所定のパタンの遮光膜およびエッチングマスクをそれぞれ形成する工程と、露光を行って前記遮光膜のパタンを前記強誘電体層に転写する工程と、現像を行って前記露光済の強誘電体層の加工を行う工程と、前記エッチングマスクを用いて前記第1および第2導電体層の加工をそれぞれ行う工程とを含むことを特徴とする半導体記憶素子の製造方法。

IPC (5)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 17/04 ,  H01L 27/10 451

FI (3)：

H01L 29/78 371 ,  G11C 17/04 A ,  H01L 27/10 451

F-Term (13)：

5B003AA10 ,  5F001AA17 ,  5F001AB02 ,  5F001AG01 ,  5F083FR07 ,  5F083GA27 ,  5F083JA17 ,  5F083JA38 ,  5F083JA39 ,  5F083JA43 ,  5F083PR01 ,  5F083PR05 ,  5F083PR23