Pat

J-GLOBAL ID：200903029028749000

半導体素子の製造方法

Inventor： 宮野 淳一 ,  伊野 昌義
Applicant, Patent owner： 宮崎沖電気株式会社 ,  沖電気工業株式会社
Agent (1)： 菊池 弘
Gazette classification：公開公報
Application number (International application number)：1991077280
Publication number (International publication number)：1993110022
Application date： Mar. 18, 1991
Publication date： Apr. 30, 1993
Summary：

【要約】【目的】 後洗浄時における下地のエッチングおよびその結果としてのキャパシタ下部電極膜のハガレを防止し、かつキャパシタ容量の増加を図る【構成】 表面の凹凸が大きい粗面ポリシリコン膜3と膜質が緻密なシリコン膜4の2層構造でキャパシタ下部電極を形成する。該電極形成時の後洗浄時に、下地に対するHFの浸透は膜質が緻密なシリコン膜4で防止され、下地のエッチングが防止される。その結果、膜のハガレもなくなる。粗面ポリシリコン膜3の凹凸表面、あるいはその影響を受けての緻密なシリコン膜4の凹凸表面により電極表面が凹凸となり、容量の増大が図られる。

Claim (excerpt)：

表面の凹凸が大きい粗面ポリシリコン膜と、膜質が緻密なシリコン膜とを任意の順序で半導体基板上に積層して形成し、この2層からキャパシタの下部電極を形成することを特徴とする半導体素子の製造方法。

IPC (2)：

H01L 27/108 ,  H01L 27/04

Patent cited by the Patent：

Cited by examiner (4)

• 特開昭64-042161
  
• 特開昭64-042161
  
• 特開平3-272165
  
• 特開平2-001154