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J-GLOBAL ID：200903029221233720

半導体集積回路

Inventor： 篠塚 利幸
Applicant, Patent owner： 日本電気エンジニアリング株式会社
Agent (1)： 鈴木 正剛
Gazette classification：公開公報
Application number (International application number)：1995208930
Publication number (International publication number)：1997055653
Application date： Aug. 16, 1995
Publication date： Feb. 25, 1997
Summary：

【要約】【課題】 半導体集積回路において、OR/NOR論理機能とAND/NAND論理機能を一つの回路構成により実現する。【解決手段】 一対の論理切換用トランジスタ6,7と、n個の入力用トランジスタTI1〜TI3と、n個の基準用トランジスタTR1〜TR3とを備え、第1の論理切換用トランジスタ6のゲートが各入力用トランジスタTI1〜TI3のコレクタに共通接続され、第2の論理切換用トランジスタ7のゲートが各基準用トランジスタTR1〜TR3のコレクタに共通接続されるとともに、共通接続されている各入力用トランジスタTI1〜TI3のコレクタと電源線1との間に第1の抵抗8、各基準用トランジスタTR1〜TR3のコレクタと電源線1との間に第2の抵抗9がそれぞれ介在し、各抵抗8,9の抵抗値比率が任意に調整できるようにした。

Claim (excerpt)：

各々制御入力端子、第1出力端子、及び第2出力端子を備え、第2出力端子が共通接続された一対の論理切換用3端子増幅素子と、制御入力端子が各々信号入力端子に接続され、第1出力端子が共通接続されたn(自然数)個の入力用3端子増幅素子と、制御入力端子が共通の基準電位入力端子に接続され、第1出力端子が各々共通接続されるとともに、各第2出力端子が対応する前記入力用3端子増幅素子の第2出力端子に接続されたn個の基準用3端子増幅素子と、を備え、第1の論理切換用3端子増幅素子の制御入力端子が各入力用3端子増幅素子の第1出力端子に共通接続され、第2の論理切換用3端子増幅素子の制御入力端子が各基準用3端子増幅素子の第1出力端子に共通接続されるとともに、共通接続されている各入力用3端子増幅素子の第1出力端子と電源線との間に第1の抵抗、各基準用3端子増幅素子の第1出力端子と前記電源線との間に第2の抵抗がそれぞれ介在し、各抵抗の抵抗値比率が任意に調整可能であることを特徴とする半導体集積回路。

IPC (2)：

H03K 19/086 ,  H03K 19/20 101

FI (2)：

H03K 19/086 ,  H03K 19/20 101