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J-GLOBAL ID：200903029412121469

半導体装置及びその製造方法

Inventor： 南部 英高
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 西村 征生
Gazette classification：公開公報
Application number (International application number)：2001230600
Publication number (International publication number)：2003045964
Application date： Jul. 30, 2001
Publication date： Feb. 14, 2003
Summary：

【要約】【課題】 層間絶縁膜により形成される配線間容量を減少させ、高加工精度のデュアルダマシン配線構造を実現する。【解決手段】 開示されている半導体装置は、それぞれビアプラグ13及び上層配線14が形成されるビア層間絶縁膜4及び配線層間絶縁膜5はともに低誘電率の有機膜から成り、かつ配線層間絶縁膜5はSiO2膜から成るハードマスク7で覆われている。

Claim (excerpt)：

下層配線を覆うように層間絶縁膜を形成し、該層間絶縁膜に形成したビアホール及び配線溝にそれぞれビアプラグ及び上層配線を同時に形成し、前記ビアプラグを通じて前記下層配線と前記上層配線とを接続する半導体装置であって、前記層間絶縁膜は低誘電率の絶縁膜から成り、前記層間絶縁膜はハードマスクで覆われていることを特徴とする半導体装置。

IPC (2)：

H01L 21/768 ,  H01L 21/3065

FI (3)：

H01L 21/90 A ,  H01L 21/90 V ,  H01L 21/302 J

F-Term (54)：

5F004AA04 ,  5F004DA00 ,  5F004DA01 ,  5F004DA15 ,  5F004DA16 ,  5F004DA23 ,  5F004DA24 ,  5F004DA25 ,  5F004DA26 ,  5F004DB00 ,  5F004DB03 ,  5F004DB19 ,  5F004DB24 ,  5F004DB26 ,  5F004EA06 ,  5F004EA22 ,  5F004EA40 ,  5F004EB03 ,  5F033HH11 ,  5F033HH12 ,  5F033HH19 ,  5F033HH28 ,  5F033JJ11 ,  5F033JJ12 ,  5F033KK11 ,  5F033MM02 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ15 ,  5F033QQ21 ,  5F033QQ25 ,  5F033QQ28 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ96 ,  5F033RR01 ,  5F033RR04 ,  5F033RR05 ,  5F033RR06 ,  5F033RR08 ,  5F033RR09 ,  5F033RR11 ,  5F033RR23 ,  5F033RR25 ,  5F033SS11 ,  5F033SS21 ,  5F033TT04 ,  5F033WW05 ,  5F033WW06 ,  5F033XX02 ,  5F033XX15 ,  5F033XX21 ,  5F033XX24