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J-GLOBAL ID：200903029459349204

半導体装置およびその製造方法

Inventor：
森脇 將

About 森脇 將


Applicant, Patent owner：
松下電器産業株式会社

About 松下電器産業株式会社


Agent (1)： 前田 弘 (外2名)
Gazette classification：公開公報
Application number (International application number)：1998197273
Publication number (International publication number)：2000031291
Application date： Jul. 13, 1998
Publication date： Jan. 28, 2000
Summary：
【要約】 (修正有)【課題】 低抵抗金属ゲートを備えた半導体装置を提供する。【解決手段】 シリコン基板1に素子分離2を形成した後、薄い絶縁膜30と多結晶シリコン膜7からなるゲート状構造を形成する。次に、シリコン窒化膜からなるサイドウォールスペーサ8およびソース・ドレイン領域9を形成する。CVD法によって層間絶縁膜を形成した後、CMPによって層間絶縁膜17の表面を平坦化し、ゲート状構造7の上面を露出させる。ウェットエッチング法によってゲート状構造7を除去し、層間絶縁膜17内に溝12を形成する。ゲート絶縁膜を形成した後、スパッタ法によってTiNからなるバリアメタル膜を形成し、CVD法によってタングステン膜を形成する。CMP法によって層間絶縁膜17上のタングステン膜及びバリアメタル膜を除去するとともに、溝12内の金属の上面を層間絶縁膜17の上面より低くする。こうして、溝12内に金属ゲートを形成する。
Claim (excerpt)：
半導体領域と、前記半導体領域の上に位置し、ゲート配線構造を規定するゲート状構造と、前記ゲート状構造の側面に位置するサイドウォールスペーサと、前記半導体領域内に位置するソース/ドレイン領域とを備えた疑似MOSトランジスタ構造を形成する工程と、前記サイドウォールスペーサの材料とは異なる材料から形成された層間絶縁膜で前記疑似MOSトランジスタ構造を完全に覆う工程と、前記層間絶縁膜の上部を除去し、それによって前記ゲート状構造の上面を露出させる工程と、前記ゲート状構造を選択的にエッチングし、前記サイドウォールスペーサに挟まれた溝を形成する工程と、導電性材料膜で前記溝の少なくとも一部分を埋め、前記導電性材料膜からゲート配線を形成する工程と、前記層間絶縁膜をエッチングするために使用するエッチャントに対してエッチングマスクとして機能する層を前記ゲート配線上に設ける工程と、前記エッチャントを用いて、前記ソース/ドレイン領域に達するコンタクトホールを前記層間絶縁膜中に形成する工程と、を包含する半導体装置の製造方法。
IPC (4)：
H01L 21/8234 ,  H01L 27/088 ,  H01L 29/78 ,  H01L 21/336
FI (2)：
H01L 27/08 102 C ,  H01L 29/78 301 Y
F-Term (43)：
5F040DA10 ,  5F040DA14 ,  5F040DB03 ,  5F040DC01 ,  5F040EB03 ,  5F040EC01 ,  5F040EC08 ,  5F040EC12 ,  5F040EC26 ,  5F040EF02 ,  5F040EF03 ,  5F040EH05 ,  5F040EJ02 ,  5F040EK01 ,  5F040EL04 ,  5F040EL06 ,  5F040FA02 ,  5F040FA07 ,  5F040FB02 ,  5F040FB09 ,  5F040FC06 ,  5F048AA01 ,  5F048AA09 ,  5F048AB01 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB09 ,  5F048BB12 ,  5F048BB13 ,  5F048BC06 ,  5F048BE03 ,  5F048BF06 ,  5F048BF07 ,  5F048BF11 ,  5F048BF15 ,  5F048BF16 ,  5F048BF19 ,  5F048BG12 ,  5F048DA27 ,  5F048DA29 ,  5F048DB02 ,  5F048DB03
Patent cited by the Patent：
Cited by examiner (3)

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