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J-GLOBAL ID：200903029492800175

同期式遅延回路

Inventor： 佐伯 貴範
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 加藤 朝道
Gazette classification：公開公報
Application number (International application number)：1997123040
Publication number (International publication number)：1998303713
Application date： Apr. 25, 1997
Publication date： Nov. 13, 1998
Summary：

【要約】【課題】従来の回路では、逓倍クロックを発生するために遅延回路を通過した回路と外部クロックを比較し少しずつ遅延差、位相差を補正する方式を用いている。そのため、位相差がなくなるまで長時間要し、セットアップ時間が長く及びそれに伴う消費電力の増加が生じた。【解決手段】本発明の同期式遅延回路は、ほぼ一定の遅延時間の長さごとに出力端子を有する第一の遅延回路列と該第一の回路列と逆向きに配置されほぼ一定の遅延時間の長さごとに入力端子を有する第2の遅延回路列を一組以上と、保持回路列を有し、該保持回路列の各保持回路は、第一の遅延回路の各出力に接続し、保持回路の出力は、第2の遅延回路列の複数の入力端子の中から実際に使用する入力端子を選択し、前記第2の遅延回路列が直列に接続されている。

Claim (excerpt)：

ほぼ一定の遅延時間の長さごとに出力端子を有する第1の遅延回路列と、前記第1の遅延回路列と信号伝搬方向が逆向きに配置され、ほぼ一定の遅延時間の長さごとに入力端子を有する遅延回路列を一又は複数列(「第2乃至第Nの遅延回路列」という、但しNは2以上の所定整数)と、複数の保持回路からなる保持回路列と、を備え、前記各保持回路は、その入力を前記第1の遅延回路列の対応する出力端子に接続し、その出力にて第2乃至第Nの遅延回路列について複数の入力端子中から実際に使用する入力端子を選択し、前記第2乃至第Nの遅延回路列が、それぞれ、直列に接続されている、ことを特徴とする同期式遅延回路。