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J-GLOBAL ID：200903029907414411

二重リング形スタック型セル構造体の製造方法

Inventor： ピエール・ファザン ,  ヒャン・シー・チャン ,  チャールズ・エイチ・デニソン ,  ハワード・イー・ローズ ,  ヨウ・チン・リュウ
Applicant, Patent owner： マイクロン・テクノロジー・インコーポレイテッド
Agent (1)： 田澤 博昭 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992170047
Publication number (International publication number)：1993198771
Application date： Jun. 05, 1992
Publication date： Aug. 06, 1993
Summary：

【要約】 (修正有)【目的】 本発明は、キャパシタプレートの表面積を従来のスタック型キャパシタに比べて200%ないしそれ以上増加させることができる、ポリシリコン製の二重リングを有する3次元ポリシリコン記憶ノードプレート(92)を提供することを目的とする。【構成】 本発明の方法においては、従来のスタック型キャパシタの製造方法を、二重リング形スタック型セル(DRSC)と呼ぶ三次元スタック型キャパシタを製造するために改良する。本発明におけるDRSCとは、DRAMの製造プロセスにおいて使用されるキャパシタ記憶セルのことである。DRSCは、埋設接触子(51)を介して活性領域(21)と接触する下層構造を中心とする、二重リング形のポリシリコン製上層構造を含む。ポリシリコン記憶ノード(92)には、誘電体層(101)を間に挟みながら、ポリシリコン層(102)を被せ、DRSCキャパシタを完成する。

Claim (excerpt)：

シリコン基板(20)上にDRAMアレイを製造する方法であって、平行なディジット線間のカラムと平行な非ディジット線間のロウの中に設けられる、複数の相互に分離された活性領域(21)を形成する工程と、各活性領域(21)の表層にゲート絶縁層(25)を形成する工程と、前記アレイの表層に第1の導電層(22,23)を形成する工程と、前記第1の導電層(22,23)上に第1の誘電体層(24)を形成する工程と、前記第1の導電層(22,23)および第1の誘電体層(24)にマスクを施してエッチングし、前記ロウに沿って延びる複数の平行な導電ワード線(12)を、それぞれが前記各活性領域(21)内を横切り、かつ前記ゲート絶縁層(25)のエッチング残留物によって各活性領域(21)から離隔されるように形成する工程と、前記パターン形成されたワード線(12)壁に隣接して垂直誘電体スペーサ(26)を形成する工程と、前記活性領域(21)内部の各ワード線(12)の反対側に、所定の導電型にドープされたディジット線接合と記憶ノード接合を形成する工程と、露出しているアレイ表層上に第2の誘電体層(31)を形成する工程と、前記活性領域(21)における各ディジット線接合に第1の整列埋設接触領域を形成する工程と、露出しているアレイ表層上に、前記第1の整列埋設接触領域において前記ディジット線接合に直接接触する第2の導電層(32,33)を形成する工程と、前記第2の導電層(32,33)上に第3の誘電体層(34)を形成する工程と、前記第2の導電層(32,33)および第3の誘電体層(34)にマスクを施してエッチングし、前記カラムに沿って延びる複数の平行な導電性ディジット線(11)を、前記カラム内において各ディジット線接合と電気的に接触しながら、前記ワード線(12)の上部にワード線(12)とは垂直方向に延びることによって三次元波状構造物を形づくるように、形成する工程と、前記ディジット線(11)に隣接して第2の垂直誘電体スペーサ(35)を蒸着・エッチングする工程と、前記波状のアレイ表面に、第1および第2の型の誘電体材料を含む第1のセル形成用誘電体層(41,42)蒸着する工程と、前記各活性領域(21)内の各記憶ノード接合において第2の整列埋設接触領域(51)を形成する工程と、既存のウエハの形状に対応して波状をなす前記アレイ表面上に、前記第2の埋設接触領域(51)において前記記憶ノード接合と接触する第1のセル形成用導電層(61)を蒸着する工程と、前記第1のセル形成用導電層(61)をエッチングし、前記第1のセル形成用導電層(61)の表面を平滑化する工程と、前記第1のセル形成用導電層(61)の上に第2のセル形成用誘電体層(62)を蒸着する工程と、前記第2のセル形成用誘電体層(62)にマスクを施してエッチングし、前記第2の整列埋設接触子(51)の直上に位置する、環状にパターン形成された誘電体層(62)を形成する工程と、前記環状にパターン形成された誘電体層(62)および第1のセル形成用導電層(61)の露出部上に、第3のセル形成用誘電体層(63)を蒸着する工程と、前記第3のセル形成用誘電体層(63)をエッチングし、前記環状にパターン形成された誘電体層(62)に隣接して誘電体スペーサ(63)を形成しながら、前記第1のセル形成用導電層(61)を再露出させる工程と、前記環状にパターン形成された誘電体層(62)をエッチングし、前記第1のセル形成用導電層(61)の上に、前記誘電体スペーサ(63)を環状に残留させる工程と、前記環状に残留した誘電体スペーサ(63)を覆いながら、前記再露出した第1のセル形成用導電層(61)の表面に接する第2のセル形成用導電層(81)を蒸着する工程と、前記第2のセル形成用導電層(81)にマスクを施してエッチングし、二重リング形記憶ノードプレート(92)を形成する工程と、前記誘電体スペーサ(63)と、前記第1のセル形成用誘電体層(41,42)のうちの前記第2の型の誘電体材料(42)をエッチングする工程と、前記記憶ノードプレート(92)の全表面および前記アレイの表面に、セル誘電体層(101)を蒸着する工程と、前記セル誘電体層(101)の上に第3のセル形成用導電層(102)を蒸着し、全メモリアレイに共通のセルプレート(102)を形成する工程を含む方法。

IPC (2)：

H01L 27/108 ,  H01L 27/04