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J-GLOBAL ID：200903030032514644
エピタキシャル半導体ウェーハの製造方法
Inventor：
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Applicant, Patent owner：
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Agent (1)：
押田 良久
Gazette classification：公開公報
Application number (International application number)：1992106075
Publication number (International publication number)：1993283350
Application date： Mar. 30, 1992
Publication date： Oct. 29, 1993
Summary：
【要約】【目的】 エピタキシャル薄膜の欠陥密度の低減化を図り、高品質シリコンエピタキシャル薄膜を成膜できるエピタキシャル半導体ウェーハの製造方法の提供。【構成】 IG処理されたウェーハをシリコン薄膜の気相成長前に水素を含む雰囲気内で熱処理、例えば1000°Cで3分以上保持する処理を施すことにより、ウェーハ基板からシリコン薄膜の欠陥発生起点を消滅させ、その後気相成長薄膜形成する。【効果】 薄膜内のエピタキシャル欠陥密度が0.2個/cm2以下と、極めて高品質のシリコンエピタキシャル薄膜を成膜できる。
Claim (excerpt)：
半導体ウェーハの表面にシリコン薄膜を気相成長させるエピタキシャル半導体ウェーハの製造方法において、イントリンシックゲッタリング能力を付与する処理を受けたウェーハに水素を含む雰囲気内で熱処理を施した後、前記ウェーハ表面にシリコン薄膜を気相成長させることを特徴とするエピタキシャル半導体ウェーハの製造方法。
IPC (3)：
H01L 21/205
, H01L 21/02
, H01L 21/322
