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J-GLOBAL ID：200903030048783033
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1995088198
Publication number (International publication number)：1996288385
Application date： Apr. 13, 1995
Publication date： Nov. 01, 1996
Summary：
【要約】【目的】本発明は、埋込み配線の形成工程における埋込み配線用溝(孔)内にレジスト残りを防止し、その側壁面への不必要な反応生成物の発生を防止する半導体装置の製造方法を提供することを目的とする。【構成】本発明は、半導体基板11上に第1の配線パターン12を形成する工程と、配線の層間を接続する開孔部として第1の配線パターン12の一部分を露出させてViaホール15を形成する工程と、Viaホール15内部を有機膜16で充填する工程と。埋込み配線を形成するためのフォトレジスト17を形成する工程と、有機膜16を含むエッチングにより、埋込み配線溝18を形成する工程と、残った有機膜16aを除去する工程と、第1の配線パターンに接続するように第2の配線材料を被覆させて、選択的にエッチングし、第2の接続パターンを形成する工程とで構成される半導体装置の製造方法である。
Claim (excerpt)：
半導体基板上の第1の配線パターンを選択的に形成する工程と、半導体基板上に形成された第1の配線パターン上に第1の層間絶縁膜を被覆する工程と、前記第1の層間絶縁膜を部分的に除去して第1の配線パターンの表面を露出する第1の溝を形成する工程と、前記第1の配線パターンの露出した表面を埋めるように層間絶縁膜上に有機被膜を被覆した後、該第1の配線パターンの表面を埋め込む有機被膜のみが残存するように前記層間絶縁膜上の有機被膜を除去する工程と、前記残存した有機膜を含む前記層間絶縁膜を選択的に除去し、前記第1の溝より浅い、第2の配線パターンを形成すべき第2の溝を形成する工程と、前記残存した有機膜を除去する工程と、前記第1の溝及び第2の溝を配線材料で埋め込んだ後、該配線材料を選択的に除去し、前記第1の配線パターンに導通する第2の配線パターンを形成する工程と、を具備することを特徴とする半導体装置の製造方法。
IPC (2)：
H01L 21/768
, H01L 21/3213
H01L 21/90 A
, H01L 21/88 C
