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J-GLOBAL ID：200903030481099520

半導体装置の製造方法

Inventor： 齊藤 博文
Applicant, Patent owner： 三洋電機株式会社
Agent (1)： 恩田 博宣
Gazette classification：公開公報
Application number (International application number)：1993286957
Publication number (International publication number)：1995142715
Application date： Nov. 16, 1993
Publication date： Jun. 02, 1995
Summary：

【要約】【目的】チャネル領域に汚染や損傷を与えることなくパンチスルー防止領域を自己整合的に形成することが可能なMOSトランジスタの製造方法を提供する。【構成】ポリシリコン層4を形成し、次に、イオン注入によってパンチスルー防止領域6を形成し、続いて、ポリシリコン層7を選択成長させてゲート電極に必要なポリシリコン層(7,4)の膜厚を得ている。そして、シリコン窒化膜5に設けた開口部Aにより、パンチスルー防止領域6およびゲート電極を形成している。従って、パンチスルー防止領域6が自己整合的に形成され、ゲート電極およびチャネル領域とパンチスルー防止領域6とが位置ずれを起こすことはない。また、最終的にチャネル領域となる基板1の表面には、製造工程の最初の段階からゲート酸化膜3およびポリシリコン層4が形成されている。そのため、チャネル領域は露出されず、汚染や損傷を受けることはない。

Claim (excerpt)：

不純物がドーピングされた半導体基板(1)上にゲート酸化膜(3)を形成し、そのゲート酸化膜(3)上にポリシリコン層(4,31)を形成する工程と、ゲート酸化膜(3)上に薄膜(5)を形成し、その薄膜(5)にゲート電極に対応した開口部(A)を形成する工程と、前記開口部(A)が形成された薄膜(5)をマスクとして、半導体基板(1)にドーピングされている不純物と同じ導電性の不純物を半導体基板(1)中にイオン注入することにより、パンチスルー防止領域(6,34)を形成する工程と、前記開口部(A)が形成された薄膜(5)をマスクとして、ゲート電極(9,22)を形成する工程とを備えたことを特徴とする半導体装置の製造方法。