Pat

J-GLOBAL ID：200903030531289899

マルチプロセッサ・システム

Inventor： 吉田 穣 ,  冨田 穣太 ,  赤堀 雅行 ,  藤原 得郎
Applicant, Patent owner： 新日本製鐵株式会社 ,  株式会社カプコン
Agent (1)： 櫻井 俊彦
Gazette classification：公開公報
Application number (International application number)：1993343409
Publication number (International publication number)：1995175759
Application date： Dec. 16, 1993
Publication date： Jul. 14, 1995
Summary：

【要約】〔目的〕 ホストプロセッサと、このホストプロセッサの指令に従って動作するコプロセッサなどから成る処理速度の大きなマルチプロセッサ・システムを提供する。〔構成〕 第1のプロセッサ( ホストプロセッサ11など) のみによってアクセスされる第1のメモリ( ホストメモリ13など) と、上記第1のプロセッサ(11)及び第2のプロセッサ( コプロセッサ12など) の双方によってアクセスされる第2のメモリ( ローカルメモリ14など) と、上記第1, 第2のプロセッサ(11,12) と第1のメモリ(13)とに接続される第1のバス( ホストバス15など) と、第2のプロセッサ(12)に接続される第2のバス( ローカルバス16など) と、第1, 第2のバスの双方(15,16) の一方を第2のメモリ(14)に選択的に接続するバス選択回路(17)とを備える。

Claim (excerpt)：

第1のプロセッサと、この第1のプロセッサの指令に従って動作する第2のプロセッサとを備えたマルチプロセッサ・システムにおいて、前記第1のプロセッサのみによってアクセスされる第1のメモリと、前記第1,第2のプロセッサの双方によってアクセスされる第2のメモリと、前記第1,第2のプロセッサと、前記第1のメモリとに接続される第1のバスと、前記第2のプロセッサに接続される第2のバスと、前記第1,第2のバスの一方を、前記第2のメモリに選択的に接続するバス選択回路とを備えたことを特徴とするマルチプロセッサ・システム。

IPC (3)：

G06F 15/16 ,  G06F 15/16 370 ,  G06F 13/16 510

Patent cited by the Patent：

Cited by examiner (4)

• 特開昭58-014266
  
• 特開昭60-112162
  
• 特開昭58-014266
  
• 特開昭60-112162