薄膜トランジスタとその製造方法およびアクティブマトリックス基板とその製造方法

Inventor：
Applicant, Patent owner：
Agent (1)：米田潤三 (外2名)
Gazette classification：公開公報
Application number (International application number)：1995070879
Publication number (International publication number)：1996240814
Application date： Mar. 03, 1995
Publication date： Sep. 17, 1996
Summary：

【要約】【目的】従来の薄膜トランジスタの構造上の問題を解決し、電極の断線や電極間の絶縁不良の発生を防止した薄膜トランジスタと、このような薄膜トランジスタをマトリックス状に複数備えたアクティブマトリックス基板と、これらの製造方法を提供する。【構成】耐熱性支持基板に剥離可能に形成された金属メッキ層上に、連続成膜によりドレイン電極とソース電極用の電極層、半導体層、ゲート絶縁層、ゲート電極用の電極層を所望の順序で積層して積層体を予め作製し、この多層体の構成層をパターニングし、および/または、基板に多層体を転写した後にパターニングして薄膜トランジスタとすることにより、薄膜トランジスタを構成するゲート電極層、ゲート絶縁層、半導体層、ドレイン電極層、ソース電極層のすべてあるいは大部分を平坦に形成して、ゴミ混入によるピンホールや欠け、および、構成層の段差乗り越えによる断線や絶縁不良の発生の極めて少ない薄膜トランジスタと、このような薄膜トランジスタをマトリックス状に備えたアクティブマトリックス基板とする。

Claim (excerpt)：

基板上に形成された接着層の表面側に段差を生じることなく所定のパターンで設けられたゲート電極層と、少なくとも前記ゲート電極層を覆うように前記接着層上に平坦に形成されたゲート絶縁層と、該ゲート絶縁層上に所定のパターンで平坦に形成された半導体層と、該半導体層上に所定のパターンで平坦に形成されたドレイン電極層およびソース電極層とを備えることを特徴とする薄膜トランジスタ。

IPC (4)：

G02F 1/136 500 , G02F 1/133 550 , H01L 29/786 , H01L 21/336

FI (3)：

G02F 1/136 500 , G02F 1/133 550 , H01L 29/78 627 A

Patent cited by the Patent：

Cited by examiner (7)

特開平4-262576
特開昭50-118255
特開平4-178633

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