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J-GLOBAL ID：200903030813549273

半導体装置の製法

Inventor：
山葉 隆久

About 山葉 隆久


Applicant, Patent owner：
ヤマハ株式会社

About ヤマハ株式会社


Agent (1)： 伊沢 敏昭
Gazette classification：公開公報
Application number (International application number)：1999055341
Publication number (International publication number)：2000252277
Application date： Mar. 03, 1999
Publication date： Sep. 14, 2000
Summary：
【要約】【課題】 MOS型トランジスタのしきい値電圧のばらつきを簡単に低減可能とする。【解決手段】 半導体基板10の表面にMOS型トランジスタTRを形成した後、トランジスタTRを覆って層間絶縁膜24を形成する。絶縁膜24は、水素シルセスキオキサン樹脂膜をセラミック化した酸化シリコン膜20を含むものとする。絶縁膜24の上に配線層30Aを形成した後、配線層30Aを覆って絶縁膜24の上に表面保護膜として窒化シリコン膜32を形成する。プロセスダメージを低減するため、窒素ガス雰囲気中で400°C30分の熱処理を行なう。このとき、酸化シリコン膜20中の水素が脱離してトランジスタTRのチャンネル部に拡散し、界面準位を低減する。窒化シリコン膜32が水素を透過しないので、熱処理雰囲気中に水素を含めなくてよい。
Claim (excerpt)：
半導体基板の一主表面にMOS型トランジスタを形成する工程と、水素含有膜を含む層間絶縁膜を前記MOS型トランジスタを覆って形成する工程と、前記層間絶縁膜の上に配線層を形成する工程と、表面保護膜としての窒化シリコン膜を前記MOS型トランジスタ及び前記配線層を覆って前記層間絶縁膜の上に形成する工程と、前記窒化シリコン膜で前記MOS型トランジスタ及び前記配線層を覆った状態において前記MOS型トランジスタのチャンネル部の界面準位を低減するための熱処理を行なう工程とを含む半導体装置の製法。
IPC (3)：
H01L 21/318 ,  H01L 21/768 ,  H01L 29/78
FI (3)：
H01L 21/318 M ,  H01L 21/90 D ,  H01L 29/78 301 N
F-Term (58)：
5F033HH09 ,  5F033HH18 ,  5F033HH33 ,  5F033JJ01 ,  5F033JJ09 ,  5F033JJ18 ,  5F033JJ33 ,  5F033KK09 ,  5F033KK18 ,  5F033KK27 ,  5F033KK33 ,  5F033MM08 ,  5F033NN06 ,  5F033PP15 ,  5F033QQ09 ,  5F033QQ37 ,  5F033QQ70 ,  5F033QQ73 ,  5F033QQ74 ,  5F033QQ82 ,  5F033RR04 ,  5F033RR06 ,  5F033RR09 ,  5F033RR15 ,  5F033SS01 ,  5F033SS02 ,  5F033SS04 ,  5F033SS12 ,  5F033SS15 ,  5F033SS22 ,  5F033TT02 ,  5F033XX00 ,  5F033XX01 ,  5F033XX16 ,  5F040DA06 ,  5F040EC01 ,  5F040EC07 ,  5F040EC13 ,  5F040EK01 ,  5F040EL06 ,  5F040FA05 ,  5F040FB02 ,  5F040FC15 ,  5F040FC19 ,  5F040FC27 ,  5F058BA20 ,  5F058BD02 ,  5F058BD04 ,  5F058BD18 ,  5F058BF07 ,  5F058BF23 ,  5F058BF25 ,  5F058BF29 ,  5F058BF46 ,  5F058BH01 ,  5F058BH20 ,  5F058BJ01 ,  5F058BJ02
Patent cited by the Patent：
Cited by examiner (4)
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