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J-GLOBAL ID：200903030911180938

VLSI回路レイアウト最適化方法

Inventor： サティーシ ラオ
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 後藤 洋介 (外2名)
Gazette classification：公開公報
Application number (International application number)：1997000085
Publication number (International publication number)：1997185649
Application date： Jan. 06, 1997
Publication date： Jul. 15, 1997
Summary：

【要約】【課題】 効率的なVLSI回路レイアウト最適化方法を提供する。【解決手段】 VLSI回路レイアウト面積(領域)の正確でかつ計算可能な下限値(lower bound) (は、拡散関数の使用に基づいて自動的に算出される。さらに、ヒューリスティク(heuristic) な方法が、拡散関数およびシミュレーテッド・アニーリング(simulated annealing) に基づくVLSIレイアウト問題に適用される。その結果、必要とする領域が最小化されたVLSIレイアウトが得られる。

Claim (excerpt)：

VLSI(very-large-scale integrated) 回路レイアウトを最適化する方法において、要素の集合Vおよび要素を連結するネットの集合Hを用いて、設計すべきVLSI回路を定義するステップと、前記ネットの集合Hにおける各ネットhの長さをL(h)とし、サイズSの要素の集合がSの平方根以上の直径を有しかつ長さの合計ΣL(h)(ここで、h=1〜h=H)が最小化されているとしたとき、前記ネットの集合Hにおける各ネットhの長さL(h)を決定するステップと、P()をペナルティ関数とし、c(h)を前記レイアウトにおけるネットhのコストとし、所定の定数cに対してP(x)=cx<SP>(1+ε)</SP>が成り立ち、cは好ましくは1に近く、0<ε<1であるとしたとき、シミュレーテッド・アニーリング(simuated annealing)によって、コスト関数ΣP{c(h)/L(h)}(ただし、h=1〜h=H)を最小値とするレイアウトを見つけて、VLSI回路レイアウトを決定するステップと、決定されたVLSI回路レイアウトに従って、前記設計すべきVLSI回路をレイアウトするステップとを含むVLSI回路レイアウト最適化方法。

IPC (3)：

G06F 17/50 ,  G01R 31/28 ,  H01L 21/82

FI (4)：

G06F 15/60 658 A ,  G01R 31/28 F ,  G06F 15/60 604 A ,  H01L 21/82 C