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J-GLOBAL ID：200903030979617404

多層回路基板における積層合致精度検査マーク構造

Inventor： 福田 丁丈 ,  松岡 進 ,  上田 洋二
Applicant, Patent owner： 松下電器産業株式会社
Agent (1)： 池内 寛幸 (外1名)
Gazette classification：公開公報
Application number (International application number)：1999151076
Publication number (International publication number)：2000340950
Application date： May. 31, 1999
Publication date： Dec. 08, 2000
Summary：

【要約】【課題】 多層回路基板のX線透過装置による積層精度検査時に、位置ズレを起こした検査マークとしての検査用ビアホールの誤認識や認識不可をなくし、且つ各層の検査用ビアホール位置を特定できる積層合致精度検査マーク構造を提供する。【解決手段】 各基板に検査用ビアホールを積層方向から見て重ならないように形成する。好ましくは、基準となる検査用ビアホールに対して、他の検査用ビアホールを、基準ビアホールを中心とする円上に又は基準ビアホールを通る直線状に配置する。検査マークを、ビアホールに代えて回路パターンとすることもできる。

Claim (excerpt)：

ビアホールを有する基板が回路パターン層を介して複数層積層された多層回路基板の各基板の積層合致精度を検査するための検査マーク構造であって、各基板は検査用ビアホールを有し、積層方向から見て各基板の検査用ビアホールは相互に重ならないように配置されていることを特徴とする多層回路基板における積層合致精度検査マーク構造。

IPC (3)：

H05K 3/46 ,  H05K 1/02 ,  H05K 3/00

FI (3)：

H05K 3/46 B ,  H05K 1/02 R ,  H05K 3/00 P

F-Term (15)：

5E338AA03 ,  5E338BB02 ,  5E338BB12 ,  5E338BB25 ,  5E338CC01 ,  5E338CD01 ,  5E338DD01 ,  5E338DD11 ,  5E338DD12 ,  5E338DD32 ,  5E338EE44 ,  5E346AA43 ,  5E346BB20 ,  5E346EE17 ,  5E346GG31