Pat
J-GLOBAL ID：200903031095488747
不揮発性半導体記憶装置
Inventor：
,
Applicant, Patent owner：
Agent (1)：
前田 弘 (外1名)
Gazette classification：公開公報
Application number (International application number)：2000135301
Publication number (International publication number)：2001028196
Application date： May. 09, 2000
Publication date： Jan. 30, 2001
Summary：
【要約】【課題】 プログラムの時間短縮と正確なリードとを両立し得るフラッシュメモリを提供する。【解決手段】 メモリセルM4の記憶データをリードするために、一方はイレーズ状態に、他方はプログラム状態にそれぞれ設定された2個のダミーセルD1,D3を設ける。各セルのプログラム状態におけるしきい値電圧は、イレーズ状態のしきい値電圧より高く、かつ制御ゲートとソースとの間の最大リード電圧より低く設定される。ダミーセルD1,D3の各々のドレインに接続されたビット線MBL1,MBL3は、リードサイクルにおいて中間のリファレンス電位を生成するように、イコライズスイッチEQSAにより互いに連結される。メモリセルM4のドレインに接続されたビット線MBL0の電位と、生成されたリファレンス電位とを差動センスアンプ16で比較することにより、メモリセルM4の状態をセンスする。
Claim (excerpt)：
電気的にイレーズ可能かつプログラム可能な不揮発性半導体記憶装置であって、各々制御ゲートと、フローティングゲートと、ドレインと、ソースとを持ち、かつ、各々低いしきい値電圧を有するイレーズ状態と、該イレーズ状態におけるしきい値電圧より高いしきい値電圧を有するように前記イレーズ状態より多くの電子を前記フローティングゲートに蓄えたプログラム状態とのうちのいずれかの状態を取り得て、前記プログラム状態におけるしきい値電圧は前記制御ゲートと前記ソースとの間の最大リード電圧より低く設定される第1、第2及び第3のメモリセルと、前記第1のメモリセルのドレインに接続された第1のビット線と、前記第2のメモリセルのドレインに接続された第2のビット線と、前記第3のメモリセルのドレインに接続された第3のビット線と、前記第2及び第3のメモリセルのうちの一方は前記イレーズ状態を、他方は前記プログラム状態をそれぞれ有するように、前記第2及び第3のメモリセルの各々の状態を設定するための手段と、あるリードサイクルにおいて前記第2のビット線と前記第3のビット線とを連結するための手段と、前記リードサイクルの初期段階において前記第1、第2及び第3のビット線の各々を所定のプリチャージ電位に設定するための手段と、前記リードサイクルにおいて、前記第1のメモリセルが前記第1のビット線からドレイン電流を引き込むことにより前記プリチャージ電位から下げられた前記第1のビット線の電位と、前記第2及び第3のメモリセルが前記連結された第2及び第3のビット線からそれぞれドレイン電流を引き込むことにより前記プリチャージ電位から下げられた前記第2及び第3のビット線の電位とを比較することにより、前記第1のメモリセルの状態をセンスするためのセンス手段とを備えたことを特徴とする不揮発性半導体記憶装置。
IPC (2)：
FI (4)：
G11C 17/00 634 E
, G11C 17/00 611 E
, G11C 17/00 634 B
, G11C 17/00 634 Z
5B025AA03
, 5B025AB01
, 5B025AC01
, 5B025AD04
, 5B025AD07
, 5B025AD08
, 5B025AD11
, 5B025AE05
, 5B025AE08
