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J-GLOBAL ID：200903031176500865

ジャイロのドリフト抑制回路

Inventor： 中 村 武
Applicant, Patent owner： 株式会社村田製作所
Agent (1)： 岡田 全啓
Gazette classification：公開公報
Application number (International application number)：1992196580
Publication number (International publication number)：1994018271
Application date： Jun. 29, 1992
Publication date： Jan. 25, 1994
Summary：

【要約】【目的】 簡単な構成で、しかも、分解能がよい、ジャイロのドリフト抑制回路を提供する。【構成】 このジャイロのドリフト抑制回路50は、フラットな周波数特性を有する第1の差動回路52と、高周波帯域において増幅した信号を出力する第2の差動回路54とを含む。これらの差動回路52および54の非反転入力端には、ジャイロの出力が与えられる。これらの差動回路52および54の出力端は、それらの差動回路52および54の出力を比較するための比較回路56の一方の入力端および他方の入力端に、それぞれ接続される。比較回路56の出力端は、ジャイロの出力のドリフト成分に相当する補正信号を出力するためのサンプリングホールド回路58の入力端に接続される。サンプリングホールド回路58の別の入力端には、ジャイロの出力が与えられる。またサンプリングホールド回路58の出力端は、差動回路52および54の反転入力端に接続される。

Claim (excerpt)：

ジャイロの出力からドリフト成分を抑制するためのジャイロのドリフト抑制回路であって、一方の入力端に前記ジャイロの出力が与えられ、ほぼフラットな周波数特性を有する第1の差動回路、一方の入力端に前記ジャイロの出力が与えられ、特定の周波数を境として高周波側の周波数特性が前記第1の差動回路の周波数特性と異なる第2の差動回路、前記第1の差動回路の出力と前記第2の差動回路の出力とを比較するための比較回路、および前記比較回路によって比較された前記第1の差動回路の出力と前記第2の差動回路の出力とがほぼ同じであるときの前記ジャイロの出力に相当する補正信号を、前記第1の差動回路の他方の入力端および前記第2の差動回路の他方の入力端に与えるためのサンプリングホールド回路を含む、ジャイロのドリフト抑制回路。

IPC (2)：

G01C 19/56 ,  G01P 9/04