Pat

J-GLOBAL ID：200903031218494143

半導体装置の製造方法

Inventor： 杉本 茂樹
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1992066431
Publication number (International publication number)：1994029408
Application date： Mar. 24, 1992
Publication date： Feb. 04, 1994
Summary：

【要約】【目的】 この発明は、多層の配線層を有する半導体装置に有効な、配線層に対して自己整合的にコンタクト孔を形成できる半導体装置の製造方法を提供しようとするものである。【構成】 第1の導電膜(14)上に第1の障壁層(16,18) を形成し、障壁層(16,18) と導電膜(14)を一括してパタ-ニングし第1層め配線層パタ-ン(22)を形成する。次に絶縁膜(28)を形成する。次に絶縁膜(28)上に第2の導電膜(32)、第2の障壁層(34,36) を形成し、障壁層(34,36) と導電膜(32)を一括してパタ-ニングし第2層めの配線層パタ-ン(40)を形成する。次に絶縁膜(44)を形成する。次に基板(10)に到達する開口部(51)を、第1の障壁層(16,18) 、第2の障壁層(34,36) の少なくとも1つをエッチングの障壁として用いて形成する。次に開口部(51)の側壁上に、サイドウォ-ル(54A〜54C)を形成する。次に開口部(51)を介して基板(10)にコンタクトされる第3の配線層パタ-ン(56)を形成する。

Claim (excerpt)：

半導体基板の表面上に、第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に、第1の導電膜を形成する工程と、前記第1の導電膜上に、第1の障壁層を形成する工程と、前記第1の障壁層および前記第1の導電膜を一括してパタ-ニングし、第1の配線層パタ-ンを形成する工程と、前記第1の配線層パタ-ンを覆うように前記基板の表面上方に、第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に、第2の導電膜を形成する工程と、前記第2の導電膜上に、第2の障壁層を形成する工程と、前記第2の障壁層および前記第2の導電膜を一括してパタ-ニングし、第2の配線層パタ-ンを形成する工程と、前記第2の配線層パタ-ンを覆うように前記基板の表面上方に、第3の絶縁膜を形成する工程と、前記半導体基板に到達する開口部を、前記第1、第2の障壁層の少なくとも1つをエッチングの障壁に用いて前記第1、第2、第3の絶縁膜を貫通させて形成する工程と、前記開口部の側壁上に、第4の絶縁膜で成るサイドウォ-ルを形成する工程と、前記開口部を介して前記基板にコンタクトされる第3の配線層パタ-ンを形成する工程とを具備することを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 21/90 ,  H01L 21/28 ,  H01L 21/3205 ,  H01L 27/108

FI (2)：

H01L 21/88 B ,  H01L 27/10 325 N