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J-GLOBAL ID：200903031284729623

半導体装置の製造方法

Inventor： 木村 正一 ,  三澤 秀樹
Applicant, Patent owner： セイコーエプソン株式会社
Agent (1)： 鈴木 喜三郎 (外1名)
Gazette classification：公開公報
Application number (International application number)：1992149526
Publication number (International publication number)：1993343698
Application date： Jun. 09, 1992
Publication date： Dec. 24, 1993
Summary：

【要約】【目的】 MOSトランジスタの特性の制御しきい値電圧が変化する半導体装置の製造方法において、フローティングゲート上の絶縁膜を薄く形成し、且つ周辺回路のトランジスタのゲート絶縁膜を形成する。【構成】 半導体基板上にフィールド絶縁膜を形成する工程、前記半導体基板上に第1絶縁膜を形成する工程、前記フィールド絶縁膜及び前記第1絶縁膜上に導体層を形成する工程、前記導体層上に第1シリコン膜を形成する工程、前記MOSトランジスタを形成する領域以外の前記第1シリコン膜及び前記導体層を除去する工程、前記第1シリコン膜及び前記半導体基板上に第2絶縁膜を形成する工程、前記第2絶縁膜上に第2シリコン膜を形成する工程、からなることを特徴とする。【効果】 書き込み効率の良い半導体記憶素子を製造することが可能となる。

Claim (excerpt)：

フローティングゲートとコントロールゲートとを有するMOS型トランジスタ構造をなし、前記フローティングゲートへの電荷の注入状態の如何によって、前記コントロールゲートの前記MOSトランジスタの特性の制御しきい値電圧が変化する半導体装置の製造方法において、半導体基板上にフィールド絶縁膜を形成する工程、前記半導体基板上に第1絶縁膜を形成する工程、前記フィールド絶縁膜及び前記第1絶縁膜上に導体層を形成する工程、前記導体層上に第1シリコン膜を形成する工程、前記MOSトランジスタを形成する領域以外の前記第1シリコン膜及び前記導体層を除去する工程、前記第1シリコン膜及び前記半導体基板上に第2絶縁膜を形成する工程、前記第2絶縁膜上に第2シリコン膜を形成する工程、からなることを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 29/788 ,  H01L 29/792 ,  G11C 16/02

FI (2)：

H01L 29/78 371 ,  G11C 17/00 307 E