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J-GLOBAL ID：200903031429944609

半導体装置の製造方法

Inventor： 大塚 俊之 ,  林 浩美 ,  川口 和志 ,  川上 圭子 ,  布藤 渉
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1992002164
Publication number (International publication number)：1993190565
Application date： Jan. 09, 1992
Publication date： Jul. 30, 1993
Summary：

【要約】【目的】 本発明は、半導体装置の製造方法に関し、ゲート絶縁膜の信頼性が高く、アスペクト比の高いゲート電極が容易に形成可能であって、ゲート電極上の平坦化が容易にできる、高信頼性で高集積化や高速化を図ることを目的とする。【構成】 シリコン基板10上にシリコン酸化膜11を形成し、その上にSi3 N4 からなる層間絶縁膜20を形成する。そして、層間絶縁膜20のゲート電極形成領域にゲート開口部23を形成した後、そのゲート開口部23内にゲート電極材料となるドープトポリシリコンを埋め込み、層間絶縁膜20をストッパとしてポリッシングすることにより、層間絶縁膜20中に埋め込まれたゲート電極24を形成する。ゲート電極24を形成する際には、ゲート絶縁膜11をエッチングストッパとして用いることなく、所望の形状のゲート電極24が形成でき、ゲート電極上が容易に平坦できるように構成する。

Claim (excerpt)：

MOS構造を有する半導体装置の製造方法において、シリコン基板(10)上の素子形成領域にゲート絶縁膜(11)を形成する工程と、該ゲート絶縁膜(11)上に形成するゲート電極とほぼ同じ厚さであって、前記ゲート絶縁膜(11)に対してエッチング選択比の高い層間絶縁膜(20)を形成する工程と、該層間絶縁膜(20)のゲート電極形成領域を除去してゲート開口部(23)を形成する工程と、該ゲート開口部(23)内に導電材料を埋め込んでゲート電極(24)を形成する工程と、を含むことを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/336 ,  H01L 29/784

FI (2)：

H01L 29/78 301 P ,  H01L 29/78 301 G