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J-GLOBAL ID：200903031627096281

半導体装置およびその製造方法

Inventor： 丸井 義美
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 内原 晋
Gazette classification：公開公報
Application number (International application number)：1991170823
Publication number (International publication number)：1993021458
Application date： Jul. 11, 1991
Publication date： Jan. 29, 1993
Summary：

【要約】【目的】LDD構造のMOSトランジスタにおいて、短チャネル効果の抑制とドレイン耐圧の向上を計る。【構成】P- 拡散層5を形成した後、LOCOS酸化膜2,サイドウォール酸化膜6に囲まれた領域に自己整合的にP+ 型の多結晶シリコン膜7aを形成し、多結晶シリコン膜7aからの熱拡散により接合深さの浅いP+ 拡散層9を形成する。

Claim (excerpt)：

一導電型の半導体基板に形成されたLOCOS酸化膜とサイドウォール酸化膜とを有するLDD構造のMOSトランジスタにおいて、ポリサイド構造のゲート電極と、前記サイドウォール酸化膜と前記LOCOS酸化膜とに囲まれた前記半導体基板上に設けられた逆導電型の高濃度不純物が添加された多結晶シリコン膜と、前記半導体基板表面に前記多結晶シリコン膜と自己整合的に形成された逆導電型高濃度拡散層と、を有することを特徴とする半導体装置。

IPC (5)：

H01L 21/336 ,  H01L 29/784 ,  H01L 21/225 ,  H01L 21/28 301 ,  H01L 21/90

FI (2)：

H01L 29/78 301 P ,  H01L 29/78 301 L