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J-GLOBAL ID：200903031738036075
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
若林 忠
Gazette classification：公開公報
Application number (International application number)：1996140001
Publication number (International publication number)：1997321294
Application date： Jun. 03, 1996
Publication date： Dec. 12, 1997
Summary：
【要約】【課題】 MOS半導体装置を製造する工程において、ソースドレイン領域とチャネル領域との間に埋め込み酸化膜を形成し、更にこの酸化膜を埋め込む際のSi選択成長工程においてゲートとソースドレイン領域との短絡を防ぐ。【解決手段】 ゲート電極7側面に、SiO2 からなる第1のサイドウォール8およびシリコン窒化膜からなる第2のサイドウォール9を形成した後、Si基板1を斜めにエッチングして開口部10を形成する。その後、開口部10を酸化し酸化膜12を形成した後、第2のサイドウォール9を除去し、Si基板1および酸化膜12を垂直にエッチングする。その後、Si選択成長により開口部10を埋め戻した後、ソースドレイン領域15を形成する。Si選択成長の際、ゲート電極7の多結晶シリコン3はSiO2 膜で覆われているため、Si成長によるゲート電極とソースドレイン領域の短絡を阻止でき、また、酸化膜12により、短チャネル効果を抑制できる。
Claim (excerpt)：
第1導電型の半導体基板にゲート酸化膜を形成する工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記ゲート電極側面に第1のサイドウォールを形成する工程と、前記第1のサイドウォール側面に第2のサイドウォールを形成する工程と、前記第2のサイドウォールおよび前記ゲート電極をマスクとして前記第1導電型の半導体基板を斜めにエッチングし開口部を形成する工程と、前記第1導電型半導体基板を酸化し第1の酸化膜を形成する工程と、前記第2のサイドウォールを除去する工程と、前記第1のサイドウォールおよび前記ゲート電極をマスクとして前記第1導電型の半導体基板および前記第1の酸化膜をエッチングする工程と、前記開口部に半導体膜の選択成長を行う工程と、前記第1のサイドウォールおよび前記ゲート電極をマスクとして第2導電型に不純物をイオン注入する工程を具備することを特徴とする半導体装置の製造方法。
IPC (5)：
H01L 29/78
, H01L 21/28 301
, H01L 21/306
, H01L 21/8238
, H01L 27/092
H01L 29/78 301 S
, H01L 21/28 301 A
, H01L 21/306 P
, H01L 27/08 321 E
