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J-GLOBAL ID：200903031784827966

メモリアクセス制御回路

Inventor： 田辺 隆司
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 金山 敏彦 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992149655
Publication number (International publication number)：1993342085
Application date： Jun. 09, 1992
Publication date： Dec. 24, 1993
Summary：

【要約】【目的】メモリアクセスタイミングを調整するに際し、観測しながら多数の信号をタイミング調整する労力を省き、使用する温度あるいは電圧等の環境条件の変化にも対処し得るメモリアクセス制御回路を提供することを目的とする。【構成】タイミング自動調整回路3aにより、メモリ2に書き込まれたチェック用データをラッチタイミングを変化させつつ取り込んで該チェック用データの正誤判定を行い、その正誤判定結果に基づきタイミング指示信号S2Aを出力する。クロック生成選択回路10は、このタイミング指示信号S2Aに基づき前記ラッチタイミングを設定する。これにより、最適なラッチタイミングを自動調整する。

Claim (excerpt)：

メモリ回路に対するデータの読出し制御を行うメモリアクセス制御回路において、前記メモリ回路に書き込まれたチェック用データをラッチタイミングを変化させつつ取り込んで該チェック用データの正誤判定を行い、その正誤判定結果に基づきタイミング指示信号を出力するタイミング判別手段と、前記タイミング指示信号に基づき前記ラッチタイミングを設定するタイミング設定手段とを備えたことを特徴とするメモリアクセス制御回路。